半导体衬底及其制备方法技术

为了提供可用作适合制备高频晶体管的ＳＯＩ衬底的半导体衬底，采用如下制备半导体衬底的方法，该方法具有将含有半导体层区的第一基板与第二基板键合的步骤和去除第一基板而在第二基板留下半导体层区的步骤，其中根据第二基板的成分，确定在键合气氛中ｐ－型杂质浓度和ｎ－型杂质浓度之间的数量关系。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及被称作SOI衬底之类的。已公知制备以下述方式具有单晶半导体薄膜的SOI衬底的方法即，使作为第一基板的Si晶片与作为第二基板的另一Si晶片通过置于两者之间的绝缘层键合，去除底面侧上的部分第一基板，从而使单晶半导体薄膜转移到第二基板上。特别是，日本专利公开No.2608351和美国专利No.5371037所描述的利用多孔层的方法，是得到良好质量的SOI衬底的优良方法。而且，美国专利No.5374564也公开了利用氢离子的离子注入和热处理形成的带有微气泡(microbubble)的层(多孔层)来制备SOI衬底方法。本专利技术人根据上述专利的描述制备了SOI衬底，然后本专利技术人利用这些SOI衬底制造MOS晶体管并发现将该晶体管应用于高频电路中时，在晶体管和电路的高频性能方面需要进一步改进。本专利技术的目的是提供一半导体衬底，它是适合以高生产率制造高频晶体管的SOI衬底。本专利技术的另一目的是提供具有半导体层区的半导体衬底，并提供其制备方法，该半导体层区包括通过绝缘层形成在由半导体组成的支撑衬底上的单晶半导体，其中支撑衬底的成分使紧靠绝缘层之下的半导体表面部分是电阻率不小于100Ωcm的半导体，和/或使支撑衬底具有朝绝缘层沿其厚度方向电阻率增加的区域。本专利技术的再一目的是提供制备半导体衬底的方法，包括将含有半导体层区的第一基板与第二基板键合的步骤以及去除第一基板并将半导体层区留在第二基板上的步骤，其中根据第二基板的成分，确定在进行键合步骤的气氛中n-型杂质的浓度和p-型杂质的浓度之间的数量关系。本专利技术的另一目的是提供形成在半导体衬底中的半导体器件，该半导体衬底具有通过绝缘层形成在由半导体组成的支撑衬底上的单晶半导体构成的半导体层区，其中支撑衬底的成分使紧靠绝缘层之下的半导体表面部分是电阻率不小于100Ωcm的半导体，和/或使支撑衬底具有朝绝缘层沿其厚度方向电阻率增加的区域。根据本专利技术优选实施例的制备半导体衬底的方法包括将含有半导体层区的第一基板与第二基板键合的步骤以及去除第一基板并将半导体层区留在第二基板上的步骤，其中键合步骤在n-型杂质的浓度小于p-型杂质浓度的气氛中进行，且第二基板在键合表面侧具有电阻率不小于100Ωcm的n-型半导体构成的部分。根据本专利技术另一优选实施例的制备半导体衬底的方法包括将含有半导体层区的第一基板与第二基板键合的步骤以及去除第一基板并将半导体层区留在第二基板的步骤，其中键合步骤在p-型杂质的浓度小于n-型杂质浓度的气氛中进行，且第二基板在键合表面侧具有由p-型半导体构成的部分，p-型半导体的电阻率不小于100Ωcm。根据本专利技术再一优选实施例的制备半导体衬底的方法包括将含有半导体层区的第一基板与第二基板键合的步骤和去除第一基板并将半导体层区留在第二基板上的步骤，其中键合步骤在p-型杂质的浓度小于n-型杂质浓度的气氛下完成，且第二基板具有由n-型半导体构成的部分，n-型半导体的电阻率不小于300Ωcm并且具有形成在键合表面侧的绝缘层。根据本专利技术优选实施例的半导体衬底是具有半导体层区的半导体衬底，该半导体层区包括通过绝缘层形成在由半导体构成的支撑衬底上的单晶半导体，其中支撑衬底具有在绝缘层附近朝着绝缘层沿其厚度方向上电阻率增大的区域。根据本专利技术优选实施例的另一半导体衬底是具有半导体层区的半导体衬底，该半导体层区包括通过绝缘层形成在由n-型半导体构成的支撑衬底上的单晶半导体，其中支撑衬底具有朝着绝缘层沿其厚度方向上电阻率减小的区域，且紧靠绝缘层之下的部分的电阻率不小于100Ωcm。根据如上所述的本专利技术，在制备SOI衬底中，电阻率的下降限制在紧靠绝缘层之下的支撑衬底的表面附近。附图说明图1A、1B和1C是表示本专利技术实旋例1的各步骤的示意截面图；图2是表示用于本专利技术的清洁室中的键合空间的示意截面图；图3是表示电阻率与各种支撑衬底深度之间的关系图；图4A、4B、4C和4D是表示本专利技术实施例2的各步骤的示意截面图；图5A、5B、5C和5D是表示本专利技术实施例3的各步骤的示意截面图6A、6B和6C是表示本专利技术实施例4的各步骤的示意截面图；图7是表示用于本专利技术的清洁室中提供的键合空间的示意截面图；图8是表示电阻率与各种支撑衬底深度之间的关系图；图9A、9B、9C和9D是表示本专利技术实施例5的各步骤的示意截面图；图10A、10B、10C和10D是表示本专利技术实施例6的各步骤的示意截面图；图11A、11B、11C和11D是表示本专利技术实施例7的各步骤的示意截面图；图12是表示根据本专利技术实施例7的电阻率与支撑衬底深度的关系图；图13A、13B、13C和13D是表示本专利技术实施例8的各步骤的示意截面图；图14A、14B、14C和14D是表示本专利技术实施例9的各步骤的示意截面图；图15是表示根据本专利技术的半导体衬底的示意截面图；图16是表示根据本专利技术的半导体器件的示意截面图；图17是表示根据本专利技术例子1的电阻率与SOI衬底的深度的关系图；图18是表示根据本专利技术例子4的电阻率与SOI衬底的深度的关系图；和图19A、19B、19C和19D是表示SOI衬底的制备各步骤的示意截面图。为更容易了解本专利技术，在描述本专利技术实施例之前描述导致本专利技术完成的技术发现。(实验1)参考图19A-19D描述由本专利技术人完成的制备SOI衬底方法的第一实验。制备的第一基板1是Si晶片，具有多孔层11、由单晶半导体制成的半导体层区12和由氧化硅制成的绝缘层2(图19A)。具体而言，Si晶片的表面通过阳极化处理变成多孔表面，此后半导体层外延生长，半导体层区12的表面进行热氧化，从而得到如图19A所示的Si晶片。另一方面，多孔层也可通过热氧化Si晶片表面和此后进行氢离子离子注入以在晶片中形成微气泡来制备。接着，如图19B所示，例如，制备另一Si晶片作为第二基板10，在约900℃-1200℃温度下进行热处理，同时上述第一基板的绝缘层2的键合表面与第二Si晶片的Si键合表面保持接触。该热处理使第一和第二基板1、10键合，从而得到多层结构。标号4表示键合界面。然后，如图19C所示，在其底面侧的多孔层11和第一基板1通过研磨、抛光、湿蚀刻或干蚀刻被去除。另一方面，通过在多孔层11的界面分离键合结构去除第一基板1。以该方式得到的半导体层区12的表面(暴露表面)由于多孔层11的影响是粗糙表面19。粗糙表面19通过抛光或含氢的还原气氛下热处理可变光滑。以该方式得到的是SOI衬底，它具有作为支撑衬底的Si晶片的第二基板10和其上的单晶Si的半导体层区12，绝缘层(掩埋绝缘层)2在其间。具体而言，该实验1所用的第一和第二基板是最容易得到的电阻率10Ωcm的掺硼(B)p-型单晶Si的CZ晶片。然后根据如上所述的步骤制备SOI衬底。CZ晶片是从通过Czochralski方法形成的单晶锭得到的晶片。然后利用该SOI衬底制备晶体管电路。然而，该晶体管电路的高频性能差。原因是SOI衬底的支撑衬底(p-型CZ晶片)部分的电阻低。高频性能由于SOI层结构、掩埋绝缘膜、和SOI衬底的支撑衬底的寄生电容的增大以及泄漏电流的升高而退化。如支撑衬底是像石英玻璃的绝缘体，能保持支撑衬底的电阻高。然而采用绝缘体并不能解决所有问题。为了处理如CZ晶片等的批量Si晶片，制造了制备半导体器件的许多本文档来自技高网...

【技术保护点】
一种制备半导体衬底的方法，包括将含有半导体层区的第一基板与第二基板键合的步骤和去除第一基板而在第二基板上留下该半导体层区的步骤，其中根据第二基板的成分，确定进行键合步骤时的气氛中的ｎ－型杂质浓度和ｐ－型杂质浓度之间的数量关系。

【技术特征摘要】
【国外来华专利技术】JP 1998-7-23 208033/98;JP 1998-7-23 208034/98;JP 11.一种制备半导体衬底的方法，包括将含有半导体层区的第一基板与第二基板键合的步骤和去除第一基板而在第二基板上留下该半导体层区的步骤，其中根据第二基板的成分，确定进行键合步骤时的气氛中的n-型杂质浓度和p-型杂质浓度之间的数量关系。2.根据权利要求1的制备半导体衬底的方法，其中当键合表面侧上的第二基板的至少一部分是电阻率不小于100Ωcm的n-型半导体时，在键合步骤的气氛中n-型杂质浓度低于p-型杂质浓度；当键合表面侧上的第二基板的至少一部分是电阻率不小于300Ωcm的n-型半导体并覆盖有绝缘层时，在键合步骤的气氛中p-型杂质浓度低于n-型杂质浓度；且当键合表面侧上的第二基板的至少一部分是电阻率不小于100Ωcm的p-型半导体，在键合步骤的气氛中p-型杂质浓度低于n-型杂质浓度。3.根据权利要求1或2的制备半导体衬底的方法，其中p-型杂质浓度是硼浓度并且n-型杂质浓度是磷浓度。4.根据权利要求1或2的制备半导体衬底的方法，其中p-型杂质浓度是硼浓度且不大于0.05纳克/升，且n-型杂质浓度是磷浓度且不大于0.1纳克/升。5.根据权利要求1或2的制备半导体衬底的方法，其中第二基板是FZ硅晶片。6.根据权利要求1或2的制备半导体衬底的方法，其中在键合步骤中或在键合步骤之后，在不小于900℃的温度下进行热处理。7.根据权利要求1或2的制备半导体衬底的方法，其中形成半导体衬底的第二基板的半导体表面部分的电阻率不小于100Ωcm。8.根据权利要求1或2的制备半导体衬底的方法，其中在形成半导体衬底的第二基板的半导体表面附近形成朝着第二基板表面电阻率升高的区域。9.一种具有SOI结构的半导体衬底，该衬底是通过权利要求1或2所述的制备半导体衬底的方法制备的。10.一种半导体衬底，该衬底具有通过绝缘层形成在半导体构成的支撑衬底之上的单晶半导体构成的半导体层区，其中支撑衬底的成分使紧靠绝缘层之下的半导体表面部分是电阻率不小于100Ωcm的半导体，和/或使支撑衬底具有沿其厚度方向朝着绝缘层电阻率升高的区域。11.一种制备半导体衬底的方法，包括将含有半导体层区的第一基板与第二基板键合的步骤和去除第一基板而在第二基板上留下该半导体层区的步骤，其中在n-型杂质浓度低于p-型杂质浓度的气氛中进行键合步骤，且第二基板在键合表面侧上具有电阻率不小于100Ωcm的n-型半导体组成的部分。12.根据权利要求11的制备半导体衬底的方法，其中在半导体层区的表面上形成绝缘层之后，第一基板与第二基板键合。13.根据权利要求11的制备半导体衬底的方法，其中第二基板在其键合表面侧具有绝缘层。14.根据权利要求11的制备半导体衬底的方法，其中从气氛渗透到第二基板的p-型杂质浓度不小于第二基板中n-型杂质浓度的0.1倍，不大于第二基板中n-型杂质浓度的2倍。15.根据权利要求11的制备半导体衬底的方法，其中第二基板是FZ Si晶片。16.根据权利要求11的制备半导体衬底的方法，其中气氛包括经释放硼的过滤器供给的清洁空气。17.根据权利要求11的制备半导体衬底的方法，其中n-型杂质是磷。18.根据权利要求11的制备半导体衬底的方法，其中p-型杂质是硼，且气氛中的硼浓度不大于0.05纳克/升。19.根据权利要求11的制备半导体衬底的方法，其中n-型杂质是磷，且气氛中的磷浓度不大于0.01纳克/升。20.根据权利要求11的制备半导体衬底的方法，其中第一基板包括多孔层和/或离子注入层。21.根据权利要求11的制备半导体衬底的方法，其中半导体层区包括在多孔单晶层上外延生长的单晶半导体。22.根据权利要求11的制备半导体衬底的方法，其中在键合步骤中进行900℃或更高温度下的热处理。23.根据权利要求11的制备半导体衬底的方法，还包括进行热处理以将留在第二基板的半导体层区在900℃或更高温度下加热的步骤。24.一种半导体衬底，具有经绝缘层在半导体构成的支撑衬底上的单晶半导体构成的半导体层区，其中支撑衬底在绝缘层附近具有沿其厚度方向朝着绝缘层电阻率升高的区域。25.根据权利要求24的半导体衬底。其中支撑衬底在绝缘层附近具有p-型层区以形成pn结。26.一种制备半导体衬底的方法，包括将含有半导体层区的第一基板与第二基板键...

【专利技术属性】
技术研发人员：盐田活，
申请(专利权)人：佳能株式会社，
类型：发明
国别省市：JP[日本]