具有叠置电容器和埋置字线的动态随机存取存储器制造技术

一种在ＤＲＡＭ中使用的存储单元，包括在半导体本体的上表面源和漏区之间形成的沟槽。沟槽由适合于用做栅介质的层作衬里，并用作为栅电极的掺杂多晶硅局部地填充。沟槽的导电填充物的位置低于半导体本体的表面，位置之间的差异由氧化硅填充。连接栅导体的字线类似地低于半导体本体的上表面。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及使用晶体管和存储电容器串联组合作为存储器单元的动态随机存取存储器(DRAM)，特别涉及由多个叠层在已形成有晶体管的半导体本体(衬底、芯片)上表面上形成存储电容器的那种DRAM。以上介绍种类的(DRAM)已变为很重要的集成电路器件之一。此外，发展趋势是越来越大容量的存储器。要增加存储器的容量，重要的是增加密度并减小形成存储器使用的存储单元的尺寸。在典型的DRAM中，存储器的存储单元以行和列排列在半导体本体(硅芯片、衬底)内，借助位线和字线，读入和读出各单元的二进制数(位)，位线和字线通常由覆盖在由介质层相互隔开的芯片表面上的导电层提供。在DRAM的常见形式中，晶体管形成硅集成电路芯片中，由芯片的上表面上的多个叠层形成存储电容器。随着存储单元密度的增加，已很难将所述叠置的电容器设置在表面上，同时保持各电容器之间、电容器及位线和字线之间需要的电隔离，所有这些都争夺芯片表面上的空间。本专利技术尝试通过将通常在半导体本体(衬底、芯片)表面上的字线埋置到半导体本体内来减少各电容器之间以及电容器与位线和字线之间空间的争夺。特别是，字线埋置在存储电容器和位线下面。通过如此设置字线而空余的空间可以用于增加仍处于半导体本体表面上空间内的存储电容器和位线的间隔。在一个方案中，本专利技术致力于一种在DRAM中使用的新型存储单元，单元的特征在于字线埋置在硅芯片表面下并沿其侧壁和底部形成晶体管开关的导电沟道。此外，优选形式中，由芯片表面上的外延层形成电容器的下极板。在装置的方面，本专利技术致力于一种包括与存储电容器串联的晶体管的存储单元，用在形成动态随机存取存储器的存储单元的阵列中。存储单元包括具有上表面、一种导电类型的半导体本体，第一和第二区域、半导体本体中的沟槽以及存储电容器。第一和第二区域与半导体本体的导电类型相反，适于作为晶体管的源和漏区。它们形成在半导体本体中，并由部分半导体本体隔开。每个源和漏的部分包括部分上表面。沟槽位于隔开区域之间中部的半导体本体区域内并包含导电的填充物。导电填充物的位置低于半导体本体上表面的位置，并由适于作为晶体管栅介质的材料层与半导体本体电隔离，包括上面覆盖的介质层。存储电容器位于半导体本体上，包括作为下极板的源区域上的导电层、适合于覆盖下极板的电容器介质的材料层、以及电容器介质上作为上极板的导电层。从另一方面，本专利技术致力于制造具有大量分离结构的存储器。特别是，新工艺沿埋置在半导体本体表面下的字线侧壁和底部形成晶体管开关的导电沟道。因此，各沟道部分可以具有不同的阈值。此外，以不需构图各叠置层的方式，叠置的电容器形成在晶片的表面上和埋置的字线上。在工艺的方面，本专利技术致力于一种包括晶体管和电容器的存储单元的形成方法，该方法包括以下步骤在单晶硅片的表面部分内限定要形成晶体管开关的有源区域；在所述表面部分的中间区域内形成沟槽；用适合于作为晶体管栅介质的介质层作沟槽衬里；用适合于作为晶体管栅电极的导电材料部分填充沟槽到硅晶片上表面以下的位置；在沟槽上形成介质层填充沟槽基本上到硅晶片上表面的位置；在硅晶片内沟槽的相对侧形成源和漏区；在源区上形成适合于作为存储电容器介质层的层；以及在存储电容器的所述介质层上形成适合于作为介质的外极板的导电层。通过下面结合附图的详细说明可以更好地理解本专利技术。附图说明图1-11示出了根据本专利技术半导体本体(衬底、芯片、硅晶片)在其内形成一对存储单元的各阶段的剖面图；以及图12、13和14示出了根据本专利技术DRAM的晶体管、存储电容器、字线和位线的示意性俯视图。参考形成存储器的那部分半导体本体(芯片、衬底)更方便地介绍本专利技术，其尺寸足以形成一对存储单元。众所周知，通常大多数DRAM的处理在晶片规模上进行，之后，将晶片切割成单个DRAM的各芯片用于以后的处理步骤。下面具体参考使用n沟道金属-氧化物半导体场效应晶体管(MOSFET)，也表示为绝缘栅场效应晶体管(IGFET)作为晶体管的存储单元的制备介绍工艺。为此，首先制备包括至少上表面10A的半导体本体(硅芯片、衬底、工件)10。在示例性的实施例中，半导体本体10为p导电类型的单晶，也可以为p导电类型和n导电类型衬底中的层或阱。此外，可以由在适当的衬底、硅或绝缘体上生长的外延层形成p型层。通过在半导体本体10的表面10A上形成“PAD”层11A开始处理，“PAD”层11A一般包括氧化硅的底层和氮化硅的覆盖层。为简化起见，PAD层11A显示为单层。构图所述PAD层露出将用通常为氧化硅的介质材料填充的浅沟槽形成的区域，沟槽将存储单元相互隔离。氧化物填充的沟槽12显示在本体10的两端。浅氧化物填充的沟槽通常约2500埃深并环绕有源区域，通常为方形或矩形，其中主要形成有存储单元对。图2示出了已腐蚀半导体本体10在其中间区域中形成垂直沟槽13和氧化物填充的沟槽12。通常这可以通过以下步骤完成首先除去初始PAD层11A的残留物、在表面上形成第二PAD层11B、构图之形成在反应离子腐蚀(RIE)中使用的掩模限定示出的垂直沟槽13。沟槽13通常约2000埃深，在半导体本体10中完全地容纳埋置的字线。沟槽13的壁也将限定沟槽和栅电极。为此，适于用做栅介质并包括两个垂直段14A和14C及水平段14B的介质层形成在每个沟槽13的侧壁和底部上。在所述氧化物的生长之前，对侧壁和底部进行离子注入，设置将与三个介质段14A、14B和14C相邻形成的三个沟道部分的每一段的阈值电压。从三个不同离子束方向中的一个对这三段的每一段进行离子注入，如果需要，可以为每一段提供不同的阈值电压VT。如图3所示，这些浅中心沟槽13已局部地用作为栅导体的掺杂多晶硅填充物15填充。如图所示，使多晶硅填充物的上部位置低于半导体本体10的上表面10A的位置，通常约500埃以下，以确保字线仍埋置在半导体本体10的上表面10A以下。这通常通过保形淀积多晶硅过填充沟槽13然后使用反应离子腐蚀在填充物中形成到表面10A以下的沟槽完成。图4示出了在沟槽13的侧壁上形成的约150埃厚的间隔层16。这可以通过首先填充沟槽13，然后使用反应离子腐蚀形成中心开口，留下侧壁间隔层16形成。间隔层16在原位，现在在每个多晶硅填充物15中形成凹槽，通常不影响沿栅导体多晶硅填充物15的侧壁和底部提供字线的栅氧化层14A、14B和14C。现在用如硅化钨等的硅化物填充物17填充多晶硅栅导体15中形成的每个凹槽，来增加它的电导率以用做字线。为此，通常需要首先填充每个开口，并腐蚀掉过量物。需要注意使字线填充物17明显低于表面10A，通常为以前提到的500埃。图5示出了已剥离掉的第二PAD层11B和间隔层16，通过所述除去留下的凹槽由通常为氧化硅的介质18填充。这可以通过氧化硅的化学汽相淀积(CVD)覆盖表面，然后使用单晶硅作为腐蚀终止化学机械抛光(CMP)平面化表面获得。此时，如图5所示，包括掺杂的多晶硅15和硅化物17的字线完全地由栅介质14或新介质18环绕，并位于表面10A以下，这就是本专利技术工艺的主要特征。此外，图5所示的结果通过以下步骤得到仅剥离间隔层16，并仅在氧化层形成到需要的位置除去PAD层11B，得到显示的结构。图6示出了已形成的n+导电区20、21和22正好位于半导体本体10的表面10A以本文档来自技高网...

【技术保护点】
一种包括与存储电容器串联的晶体管的存储单元，用在形成动态随机存取存储器的存储单元的阵列中，包括：具有上表面的一种导电类型的半导体本体；第一和第二区域与半导体本体的导电类型相反，适合于作为晶体管的源和漏区，它们形成在半导体本体中，由部 分半导体本体隔开，每个源和漏部分包括部分上表面；在隔开区域之间中部的半导体本体区域中的沟槽，沟槽包括导电的填充物，导电填充物的位置低于半导体本体上表面，并与周围的半导体本体通过适用于作为晶体管栅介质的材料层电隔离并包括上面覆盖的介质层； 位于半导体本体上的存储电容器，并包括作为下极板的源区域上的导电层、覆盖下极板的适合于用作电容器介质的材料层、以及在电容器介质上作为上极板的导电层。

【技术特征摘要】
US 1998-11-19 09/1956021.一种包括与存储电容器串联的晶体管的存储单元，用在形成动态随机存取存储器的存储单元的阵列中，包括具有上表面的一种导电类型的半导体本体；第一和第二区域与半导体本体的导电类型相反，适合于作为晶体管的源和漏区，它们形成在半导体本体中，由部分半导体本体隔开，每个源和漏部分包括部分上表面；在隔开区域之间中部的半导体本体区域中的沟槽，沟槽包括导电的填充物，导电填充物的位置低于半导体本体上表面，并与周围的半导体本体通过适用于作为晶体管栅介质的材料层电隔离并包括上面覆盖的介质层；位于半导体本体上的存储电容器，并包括作为下极板的源区域上的导电层、覆盖下极板的适合于用作电容器介质的材料层、以及在电容器介质上作为上极板的导电层。2.根据权利要求1的存储单元，其中沟槽的导电填充物为掺杂的多晶硅，环绕的介质为氧化硅。3.根据权利要求2的存储单元，其中沟槽的导电填充包括硅化物芯。4.根据权利要求1的存储单元，其中源和漏区包括在半导体本体的初始表面上生长的掺杂外延硅层，作为存储电容器的内极板。5.根据权利要求4的存储单元，其中硅化物层覆盖掺杂的外延硅层。6.一种包括与存储电容器串联的晶体管的存储单元，在形成动态随机存取存储器的存储单元的陈列中使用，包括一种导电类型的单晶硅层，包括沿它的上表面的隔开的相反导电类型的源和漏区在所述隔开区域之间硅区中的沟槽，沟槽包括较厚的介质材料的顶层，掺杂多晶硅的侧壁和底部以及高导电材料的芯区，壁和底部的多晶硅部分通过较薄的介质层与硅层隔开；上述较薄的介质层作为晶体管栅的介质，掺杂的多晶硅层作为栅导体，芯区作为到存储器字线的栅接触栓塞；以及在沟槽内填充物的导电部分的位置低于单晶硅层上表面的位置。7.根据权利要求6的存储单元，其中外延硅的第一...

【专利技术属性】
技术研发人员：TS鲁普，
申请(专利权)人：西门子公司，
类型：发明
国别省市：DE[德国]