一种屏蔽栅沟槽MOSFET的制作方法技术

本发明专利技术公开了一种屏蔽栅沟槽MOSFET的制作方法，包括在外延层对应元胞区的区域形成第二导电类型的多个第一掺杂区及在外延层对应屏蔽栅连线区的区域形成第二导电类型的第二掺杂区；在外延层的表层之中形成第二导电类型的第三掺杂区，并在外延层对应第一掺杂区的位置形成沟槽，所述沟槽延伸至第一掺杂区的部分区域；在沟槽中淀积多晶硅，并在第三掺杂区之中形成第一导电类型的第四掺杂区，本发明专利技术采用第一掺杂区作为屏蔽栅，替代了传统方法中的多晶硅屏蔽栅，因此不需要采用深沟槽工艺，也不需要在狭窄的沟槽之中制作多晶硅层间介质，从而避开了工艺方面难以控制的深沟槽工艺、多晶硅层间介质工艺的质量不稳定和可靠性问题。硅层间介质工艺的质量不稳定和可靠性问题。硅层间介质工艺的质量不稳定和可靠性问题。

【技术实现步骤摘要】
一种屏蔽栅沟槽MOSFET的制作方法


[0001]本专利技术涉及半导体
，尤其涉及一种屏蔽栅沟槽MOSFET的制作方法。

技术介绍

[0002]MOSFET芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，集成电路是通过工艺方法将成千上万个晶体管整合在同一个芯片中，MOSFET则是由成千上万个相同结构的元胞并列组成的单个晶体管。
[0003]MOSFET的关键动态参数包括寄生电容、开关时间、栅极寄生电阻等，其中寄生电容包括栅源寄生电容Cgs、栅漏寄生电容Cgd，漏源寄生电容Cds，从应用角度来看，将MOSFET的寄生电容归纳为输入电容Ciss＝Cgs+Cgd，输出电容Coss＝Cds+Cdg和反向传输电容Crss＝Cdg，其中反向传输电容Crss也叫做米勒电容，输入电容和米勒电容在MOSFET的开关损耗中起主导作用。芯片面积越大，芯片的导通电阻就越小，但寄生电容的面积也就越大，输入电容和米勒电容随之也就越大；在保证既定导通电阻的前提下，最大程度的减小MOSFET的输入电容和米勒电容，是芯片工程师的职责所在。
[0004]现有的屏蔽栅沟槽MOSFET制造方法，为了减小MOSFET的输入电容和米勒电容，都需要制作深沟槽，然后在沟槽之中制作两层多晶硅，其中第二层多晶硅为MOSFET的多晶硅栅，第一层多晶硅为屏蔽栅，掩埋在多晶硅栅的下方，屏蔽栅并不作为一个独立的端口引出，而是在芯片内部采用金属连线与源区(源极)相连，屏蔽栅的上方、侧面、下方都被介质层包围，其中位于屏蔽栅上方、多晶硅栅下方的介质层，称之为“多晶硅层间介质”，多晶硅层间介质作为屏蔽栅和多晶硅栅之间的隔离层，防止两者之间漏电。
[0005]现实工艺中，制作深沟槽和多晶硅层间介质都有较大的难度，对设备和工艺的依赖度很大，容易出现工艺波动和可靠性问题。

技术实现思路

[0006]本专利技术提供了屏蔽栅沟槽MOSFET的制作方法，旨在解决现有的为了减小MOSFET的输入电容和米勒电容而无法避免制作深沟槽的问题。
[0007]根据本申请实施例，提供了一种屏蔽栅沟槽MOSFET的制作方法，其特征在于，包括以下步骤：在第一导电类型的衬底的表面生长第一导电类型的外延层；在外延层对应元胞区的区域形成第二导电类型的多个第一掺杂区及在外延层对应屏蔽栅连线区的区域形成第二导电类型的第二掺杂区；在外延层的表层之中形成第二导电类型的第三掺杂区，并在外延层对应第一掺杂区的位置形成沟槽，所述沟槽延伸至第一掺杂区的部分区域；在沟槽侧壁及外延层顶部生长氧化层，并激活第一掺杂区、第二掺杂区及第三掺杂区中的掺杂物；在沟槽中淀积多晶硅，并去除沟槽之外的多晶硅，并在第三掺杂区之中形成第一导电类型的第四掺杂区；在氧化层和多晶硅上淀积介质层，并在介质层之中形成第一接触孔、第二接触孔及第三接触孔，并在第一接触孔、第二接触孔及第三接触孔内淀积金属形成第一金属连线，第二金属连线和第三金属连线；所述第一接触孔穿过介质层进入到沟槽之中的多晶
硅，所述第二接触孔依次穿过介质层、氧化层进入到第三掺杂区，所述第三接触孔依次穿过介质层、氧化层、第四掺杂区进入第三掺杂区。
[0008]优选地，所述外延层的厚度为4
‑
15微米；形成所述第一掺杂区、第二掺杂区的离子注入工艺为多次离子注入，每次离子注入的能量和剂量不同，且所述第一掺杂区、第二掺杂区分布于外延层的设定区域的从表面至预设深度的纵深区域，所述预设深度为外延层的厚度的2/4
‑
3/4。
[0009]优选地，形成的所述第一掺杂区及所述第二掺杂区在注入过程中，采用多次能量和剂量递变的离子注入工艺形成第一掺杂区和第二掺杂区。
[0010]优选地，所述沟槽的深度为1
‑
2微米，且所述沟槽的宽度大于所述第一掺杂区的宽度。
[0011]优选地，所述第三掺杂区的掺杂浓度大于所述第一掺杂区、第二掺杂区的掺杂浓度；所述第三掺杂区的深度为0.6
‑
1.2微米，所述第三掺杂区的下表面与所述第一掺杂区、所述第二掺杂区的顶部高度形成重叠。
[0012]优选地，采用高温氧化工艺，在沟槽的侧壁生长氧化层时，在同一个高温氧化工艺下，同步激活第一掺杂区、第二掺杂区及第三掺杂区中的掺杂物；在同一个高温氧化工艺下，第一掺杂区、第二掺杂区、第三掺杂区中的掺杂物发生热扩散；所述高温氧化工艺的温度为950
‑
1100摄氏度，工艺时间为10
‑
60分钟。
[0013]优选地，所述第四掺杂区的深度为所述第三掺杂区的深度的1/9
‑
1/3。
[0014]优选地，所述第一掺杂区与所述第二掺杂区连接。
[0015]与现有技术相比，本专利技术提供的屏蔽栅沟槽MOSFET的制作方法具有以下有益效果：
[0016]1、采用本案之方法制作的屏蔽栅沟槽MOSFET，其第一掺杂区3.1通过第二金属连线11.2、第三金属连线11.3实现与源极同电位，当MOSFET的漏、源之间出现高电压时，第一掺杂区3.1与漏端的外延层2组成的PN结反偏，PN结的耗尽层横向展开，以至于相邻PN结的耗尽层横向连通，根据电荷平衡原理，纵向耐压因此被提升，即提高了MOSFET的漏源击穿电压，或在实现既定击穿电压的情况下可实现更小的单位面积导通电阻。另一方面，采用本专利技术制造的MOSFET，多晶硅栅的下方主要是第一掺杂区3.1(与源极相连)，从而减小了多晶硅栅与漏端之间的MOS电容的面积，即减小了米勒电容。
[0017]2、本专利技术采用第一掺杂区3.1作为MOSFET的屏蔽栅，替代了传统方法中的多晶硅屏蔽栅，第一掺杂区3.1与漏端的外延层2组成大面积的PN结，即增大了漏源寄生电容Cds，在MOSFET反向承受脉冲信号时比传统的屏蔽栅MOSFET有更大的能量吸收能力，从而提高了器件的雪崩电流和浪涌能力。
[0018]3、本专利技术采用第一掺杂区3.1作为MOSFET的屏蔽栅，替代了传统方法中的多晶硅屏蔽栅，因此本专利技术不需要采用深沟槽工艺、也不需要在狭窄的沟槽之中制作多晶硅层间介质，从而避开了工艺方面难以控制的深沟槽工艺、多晶硅层间介质工艺的质量不稳定和可靠性问题。
[0019]4、本专利技术先形成屏蔽栅和体区，然后形成沟槽：在元胞区，采用沟槽刻蚀工艺将体区分割于各个元胞之中(即分割于相邻沟槽之间的区域)，以及采用沟槽刻蚀工艺将元胞区表层的第一掺杂区3.1刻蚀掉，并且始终保证元胞区的沟槽5完全覆盖第一掺杂区3.1(W2>
W1)，从而实现了导电通道的连续、避免元胞区的第一掺杂区3.1与第三掺杂区4连成一体导致MOSFET无法开启；在屏蔽栅连线区，第二掺杂区3.2与第三掺杂区4连成一体并从表面通过第二接触孔9.2、第二金属连线11.2引出，而在芯片内部第一掺杂区3.1与第二掺杂区3.2是一体的，因此简单而巧妙的实现了屏蔽栅的电性连接。
[0020]5、本专利技术形成的第一掺杂区3.1和第二掺杂区3.本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅沟槽MOSFET的制作方法，其特征在于，包括以下步骤：在第一导电类型的衬底的表面生长第一导电类型的外延层；在外延层对应元胞区的区域形成第二导电类型的多个第一掺杂区及在外延层对应屏蔽栅连线区的区域形成第二导电类型的第二掺杂区；在外延层的表层之中形成第二导电类型的第三掺杂区，并在外延层对应第一掺杂区的位置形成沟槽，所述沟槽延伸至第一掺杂区的部分区域；在沟槽侧壁及外延层顶部生长氧化层，并激活第一掺杂区、第二掺杂区及第三掺杂区中的掺杂物；在沟槽中淀积多晶硅，并去除沟槽之外的多晶硅，并在第三掺杂区之中形成第一导电类型的第四掺杂区；在氧化层和多晶硅上淀积介质层，并在介质层之中形成第一接触孔、第二接触孔及第三接触孔，并在第一接触孔、第二接触孔及第三接触孔内淀积金属形成第一金属连线，第二金属连线和第三金属连线；所述第一接触孔穿过介质层进入到沟槽之中的多晶硅，所述第二接触孔依次穿过介质层、氧化层进入到第三掺杂区，所述第三接触孔依次穿过介质层、氧化层、第四掺杂区进入第三掺杂区。2.根据权利要求1所述的屏蔽栅沟槽MOSFET的制作方法，其特征在于：所述外延层的厚度为4
‑
15微米；形成所述第一掺杂区、第二掺杂区的离子注入工艺为多次离子注入，每次离子注入的能量和剂量不同，且所述第一掺杂区、第二掺杂区分布于外延层的设定区域的从表面至预设深度的纵深区域，所述预设深度为外延层的厚度的2/4
‑
3/4。3.根据权利要求2所述的屏蔽栅沟槽...

【专利技术属性】
技术研发人员：颜宇，颜妮娜，
申请(专利权)人：深圳市中融合众技术服务有限公司，
类型：发明
国别省市：