半导体结构及其形成方法技术

一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底的至少一个表层为半导体材料层；去除部分半导体材料层，形成多个并行的鳍部，其中，所述多个并行的鳍部包括至少一个隔离鳍部和至少一个有源鳍部；在所述隔离鳍部的上方形成支撑结构；在所述支撑结构两侧的有源鳍部上形成掺杂结构；形成覆盖所述掺杂结构的层间介质层，所述层间介质层的顶面暴露所述支撑结构；至少去除所述层间介质层之间的支撑结构，形成隔离沟槽；形成填充在所述隔离沟槽内的隔离结构，从而提高了器件的性能。从而提高了器件的性能。从而提高了器件的性能。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
[0003]因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
[0004]然而，目前工艺形成的器件性能不佳。

技术实现思路

[0005]本专利技术实施例提供一种半导体结构及其形成方法，提高了器件的性能。
[0006]为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：
[0007]提供基底，所述基底的至少一个表层为半导体材料层；
[0008]去除部分半导体材料层，形成多个并行的鳍部，其中，所述多个并行的鳍部包括至少一个隔离鳍部和至少一个有源鳍部；
[0009]在所述隔离鳍部的上方形成支撑结构；
[0010]在所述支撑结构两侧的有源鳍部上形成掺杂结构；
[0011]形成覆盖所述掺杂结构的层间介质层，所述层间介质层的顶面暴露所述支撑结构；
[0012]至少去除所述层间介质层之间的支撑结构，形成隔离沟槽；
[0013]形成填充在所述隔离沟槽内的隔离结构。
[0014]相应的，本专利技术实施例还提供一种半导体结构，包括：
[0015]基底，所述基底上设置有多个并行的鳍部，其中，所述多个并行的鳍部包括至少一个隔离鳍部和至少一个有源鳍部；
[0016]位于所述隔离鳍部的上方的支撑结构；
[0017]位于所述支撑结构两侧的有源鳍部上的掺杂结构；
[0018]覆盖所述掺杂结构的层间介质层，所述层间介质层的顶面暴露所述支撑结构。
[0019]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0020]本专利技术实施例通过在形成鳍部的过程中，同时形成隔离鳍部和有源鳍部，进而在所述隔离鳍部的上方形成支撑结构，并进一步在所述支撑结构两侧的有源鳍部上形成掺杂结构，在形成覆盖所述掺杂结构的层间介质层时，所述层间介质层的顶面暴露所述支撑结构，从而可以在暴露出的支撑结构的位置至少去除所述层间介质层之间的支撑结构，形成隔离沟槽，并进一步形成填充在所述隔离沟槽内的隔离结构。可以看出，本专利技术实施例中的隔离沟槽基于隔离鳍部上的支撑结构形成，从而避免了对层间介质层的图形化和刻蚀，从而避免了该过程对器件造成的影响，提高了器件的性能。
附图说明
[0021]图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0022]图7至图21是本专利技术实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0023]图22至图30是本专利技术实施例半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
[0024]由
技术介绍
可知，目前所形成的器件性能不佳，现结合一种半导体结构的形成方法分析器件性能不佳的原因。
[0025]参考图1至图3，其中，图1是初始半导体结构的俯视图，图2是图1中沿AA
’
方向的剖面图，图3是图1中沿BB
’
方向的剖面图，提供初始半导体结构，所述初始半导体结构包括衬底1、鳍部2和横跨在鳍部上的栅极结构3，以及位于栅极结构两侧的源漏掺杂结构4、覆盖在所述栅极结构3之间的层间介质层5。
[0026]然而，为实现不同器件区31之间的隔离，需要在所述层间介质层5的隔离区域32中形成用于隔离所述源漏掺杂结构4的隔离结构。
[0027]参考图4，其中，图4为图3基础上的剖面图，形成图形化的掩膜层6，所述掩膜层暴露所述源漏掺杂结构之间的部分区域32。
[0028]参考图5，其中，图5为图4基础上的剖面图，刻蚀去除部分区域的层间介质层5，形成隔离所述层间介质层的隔离沟槽7。
[0029]参考图6，其中，图6为图5基础上的剖面图，在所述隔离沟槽中形成隔离结构8。
[0030]其中，为形成隔离沟槽，需要精确的图形化工艺进行隔离沟槽位置的确定，工艺难度大，稍有误差，就会使后续的刻蚀工艺对源漏掺杂结构造成损伤。同时，对应的刻蚀过程也会对层间介质层造成应力变化，进而在形成隔离结构后，器件结构容易产生应力不平衡，从而影响器件的性能。
[0031]本专利技术实施例提供一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底的至少一个表层为半导体材料层；去除部分半导体材料层，形成多个并行的鳍部，其中，所述多个并行的鳍部包括至少一个隔离鳍部和至少一个有源鳍部；在所述隔离鳍部的上方形成支撑结构；在所述支撑结构两侧的有源鳍部上形成掺杂结构；形成覆盖所述掺杂结构的层间介质层，所述层间介质层的顶面暴露所述支撑结构；至少去除所述层间介质层
之间的支撑结构，形成隔离沟槽；形成填充在所述隔离沟槽内的隔离结构。
[0032]本专利技术实施例通过在形成鳍部的过程中，同时形成隔离鳍部和有源鳍部，进而在所述隔离鳍部的上方形成支撑结构，并进一步在所述支撑结构两侧的有源鳍部上形成掺杂结构，在形成覆盖所述掺杂结构的层间介质层时，所述层间介质层的顶面暴露所述支撑结构，从而可以在暴露出的支撑结构的位置至少去除所述层间介质层之间的支撑结构，形成隔离沟槽，并进一步形成填充在所述隔离沟槽内的隔离结构。可以看出，本专利技术实施例中的隔离沟槽基于隔离鳍部上的支撑结构形成，从而避免了对层间介质层的图形化和刻蚀，从而避免了该过程对器件造成的影响，提高了器件的性能。
[0033]为使本专利技术实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术实施例的具体实施例做详细的说明。
[0034]图7至图21是本专利技术实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
[0035]参考图7，提供基底100，所述基底的至少一个表层为半导体材料层。
[0036]所述基底100用于为后续形成器件结构提供工艺平台，所述基底的至少一个表层为半导体材料层，所述半导体材料层用于在后续通过去除部分区域内的部分厚本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底的至少一个表层为半导体材料层；去除部分半导体材料层，形成多个并行的鳍部，其中，所述多个并行的鳍部包括至少一个隔离鳍部和至少一个有源鳍部；在所述隔离鳍部的上方形成支撑结构；在所述支撑结构两侧的有源鳍部上形成掺杂结构；形成覆盖所述掺杂结构的层间介质层，所述层间介质层的顶面暴露所述支撑结构；至少去除所述层间介质层之间的支撑结构，形成隔离沟槽；形成填充在所述隔离沟槽内的隔离结构。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述至少去除层间介质层之间的支撑结构的步骤中，完全去除所述隔离鳍部上方的所述支撑结构。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述支撑结构的厚度为10nm～50nm。4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述支撑结构和所述多个并行的鳍部同时形成，同时形成所述支撑结构和所述多个并行的鳍部，包括；在所述半导体材料层上形成支撑材料层；去除部分区域内的支撑材料层和位于所述部分区域内的部分厚度的半导体材料层，以剩余厚度的基底为衬底，凸出于所述衬底的半导体材料层为鳍部，以剩余在所述鳍部上的支撑材料层为支撑结构。5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述至少去除所述层间介质层之间的支撑结构的步骤中，还去除所述支撑结构下的至少部分隔离鳍部。6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述多个并行的鳍部上还形成有沟道叠层，所述支撑结构位于所述隔离鳍部上方的沟道叠层上，所述沟道叠层包括交替堆叠的牺牲层和沟道层。7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述支撑结构与所述沟道叠层中的牺牲层的材料相同；所述支撑结构、所述沟道叠层和所述鳍部同时形成，同时形成所述支撑结构、所述沟道叠层和所述多个并行的鳍部，包括：在所述半导体材料层上形成堆叠材料层，其中，所述堆叠材料层包括交替堆叠的牺牲材料层和沟道材料层，且所述堆叠材料层的顶层为牺牲材料层，位于顶层的牺牲材料层的厚度大于或等于预设厚度；去除部分区域内的堆叠材料层和位于所述部分区域内的部分厚度的半导体材料层，以剩余厚度的基底为衬底，凸出于所述衬底的半导体材料层为鳍部，以剩余在所述堆叠材料层的顶面下方预设厚度的牺牲材料层为支撑结构，以剩余在所述鳍部和所述支撑结构之间的堆叠材料层为沟道叠层。8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述至少去除所述层间介质层之间的支撑结构的步骤中，还去除所述支撑结构下的沟道叠层。9.如权利要求4或6所述的半导体结构的形成方法，其特征在于，所述在所述隔离鳍部的上方形成支撑结构之后，所述在所述支撑结构两侧的有源鳍部上形成掺杂结构之前，还包括：
去除所述有源鳍部上方的支撑结构。10.如权利要求4或6所述的半导体结构的形成方法，其特征在于，所述在所述隔离鳍部的上方形成支撑结构之后，所述在所述支撑结构两侧的有源鳍部上形成掺杂结构之前，还包括：形成与所述有源鳍部相交的伪栅结构和位于所述伪栅结构两侧的侧墙，其中，所述伪栅结构的顶面高于所述有源鳍部的顶面；所述在所述支撑结构两侧的有源鳍部上形成掺杂结构的步骤中，所述掺杂结构位于所述伪栅结构两侧；所述形成覆盖所述掺杂结构的层...

【专利技术属性】
技术研发人员：王楠，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：