半导体器件中的列晶体管制造技术

本发明专利技术公开了一种读出放大器的列晶体管，其包括：多组四个方形有源区的正交矩阵；互相垂直延伸的位线与本地数据线，各个有源区具有连接到其上的二条位线与一条本地数据线；及，具有弯折部分的栅极，从而增大该晶体管的宽度，其继而减少列晶体管的接触点的数目并且增大沟道宽度，以允许在一小面积内布置列晶体管，在有限面积内增大用于读出放大器的面积，提高形成接触的设计容差以及制造容差，有利于高密度器件封装并且增强器件的操作性能。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种于存储器中的半导体列晶体管，具体地说，涉及一种半导体器件中的列晶体管，其将位线上的数据传送至本地数据线，或者将本地数据线上的数据传送至位线，且其被做成有效地提高器件封装密度的布局。在存储器中，一读出放大器的布局面积通常由存储器单元的尺寸决定。由于这个原因，随着存储器封装密度越增大，存储器单元的尺寸越减小，且正比于该存储器单元的尺寸减小，读出及放大于存储器单元中的数据的读出放大器的尺寸也越减小。此读出放大器的尺寸减小同时降低读出放大器的驱动性能。极为重要的是提高该存储器的操作频率以对应于近期微处理器的操作频率，微处理器的操作频率远远超过存储器的操作频率。本专利技术提出一种用于增强读出放大器的驱动性能的方法，作为一种用于提高存储器的操作频率的方法。本专利技术还提出一种用于作成有效布局位于位线与本地数据线之间的列晶体管的有效布局方法，用于使位于位线之间的读出放大器的布局面积最大。附图说明图1说明相关技术的列晶体管的电路图，它显示了列晶体管的一个例子，每个晶体管具有2.28微米的宽度。成对的多条位线Biti、BitBi、Bitj、与BitBj布置于一个方向上，而多个本地数据(总线)线LDBi、LDBBi、LDBj、与LDBBj连接至列晶体管(CT1～CT8)。如图所示，在位线Biti上的数据由列晶体管CT1与CT5通过节点N1与N2传送到本地数据线LDBi，在位线Bitj上的数据由列晶体管CT2与CT6通过节点N3与N4传送到本地数据线LDBBj，在位线BitBi上的数据由列晶体管CT3与CT7通过节点N5与N6传送到本地数据线LDBBj，而在位线BitBj上的数据由列晶体管CT4与CT8通过节点N7与N8传送到本地数据线LDBj。也就是存在下列数据传送路径Biti→CT1→LDBi、Bitj→CT2→LDBBj、BitBi→CT3→LDBBi、及BitBj→CT4→LDBj。参照图2和图3来说明此类列晶体管的布局。矩形有源区10是以方格图案而布置于半导体衬底上。其中四个相邻有源区10构成一组。每个有源区10具有一栅极12，交叉二次，各具有1.14微米的宽度而作成总宽度为2.28微米，且构成一组的四个栅极12连接到一起，以分别形成列晶体管CT1～CT4。位线14，Biti、Bitj、BitBi、与BitBj在一个方向上依序布置在介于相邻有源区10之间的上部与下部二侧，每条位线14经由二个接触BC而与有源区10接触。本地数据线16，LDBi、LDBBj、LDBBi、与LDBj，沿垂直于位线14的方向排列，且两条本地数据线16重叠在有源区10。每条本地数据线16通过一本地数据线接触LDBC而与列晶体管CT1～CT4的有源区10接触。用金属布线18和金属接触MC使列晶体管CT1～CT4的栅极12相互连接。重复上述的结构。由于现有技术的列晶体管不能减小连接至读出放大器的列晶体管的面积，结果难以在一给定面积内做出读出放大器的有效布局，因此无法得到高密度封装的器件以及操作性能的增强。因此，本专利技术针对一种半导体器件中的列晶体管，其基本上解决了由于现有技术的限制与缺点所引起的一或多个问题。本专利技术的一个目的是提出了一种制作列晶体管的布局的方法，其有利于高密度封装器件并且增强了其操作特性。本专利技术的另外的特征与优点将在随后的说明中说明，且部分将由说明而明了，或者可由本专利技术的实施而得知。通过说明书与权利要求书以及附图所特别指出的结构，可以理解并得到本专利技术的目的与其它优点。为达到这些和其它优点，且根据本专利技术的目的，如所实施及广义说明的，这种半导体器件中的列晶体管包括读出放大器，其连接至本地数据线与位线，其中列晶体管的源区或漏区与相邻读出放大器的列晶体管的有源区的源区或漏区共用。该列晶体管的栅极在列晶体管的有源区弯折，从而增大晶体管的宽度，栅极弯折成“匚”形，连接至一读出放大器的列晶体管的所有栅极共用，栅极与金属布线在一点接触，且列晶体管的有源区与二条位线及一条本地数据线接触。在本专利技术的另一个方面，提出了一种半导体器件中的列晶体管，包括多组四个方形有源区的正交矩阵；栅极，具有与该组重叠的弯折部位，且连接至金属布线，与连接至同一读出放大器的列晶体管共有；位线，其中四条被延伸到一个有源区，且仅其中二条与该有源区接触；及本地数据线，沿垂直位线的一个方向上延伸，其中二条被延伸到有源区，且仅其中一条与该有源区接触。栅极弯折成“匚”形。必须了解的是，上述一般说明与随后详细说明是范例及解释性质，且旨在提供所请求的本专利技术的进一步解释。所包含的附图用于提供进一步了解本专利技术，并被纳入且构成本说明书的一部分，说明本专利技术的实施例，并且连同详细说明以阐释本专利技术的原理，其中图1是一示出了现有技术的读出放大器的列晶体管的电路图；图2是一示出了图1中的电路的布局；图3A是一示出了图2中的有源区与栅极的布局；图3B是图2中的一位线布局；图3C是图2中的一本地数据总线布局；图4是一示出了根据本专利技术一优选实施例的读出放大器的列晶体管的电路图；图5是一示出了图4中的电路的布局；图6A是一示出了图5中的有源区与栅极的布局；图6B是图5中的一位线布局；以及图6C是一示出了图5中的本地数据总线线的布局。接下来，将详细说明本专利技术的优选实施例，其实施例显示在附图中。如图4所示，本专利技术的列晶体管的电路图与现有技术中的类似，其中，本地数据线的布局被改变为LDBi、LDBBj、LDBBi、与LDBj的顺序，其布局也是本专利技术的特征。图5示出了图4中的电路的布局，图6A示出了图5中的有源区与栅极的布局，图6B示出了图5中的位线布局，而图6C示出了图5中的本地数据总线线的布局。四个相邻列晶体管构成一组，共用有源区20，且相邻二组列晶体管CT1～CT4与CT5～CT8的有源区20被形成为与相邻读出放大器的列晶体管共用源区/漏区。具有“I”形(诸如“Y”或“匚”)的栅极22适当地排列在各个有源区20内，使得四个栅极作为一组而共用它。位线24(Bitj、BitBj、BitBi、与Biti)沿一个方向排列在有源区20的上方且与其重叠，而本地数据线26沿垂直于位线24的方向由一侧起始至另一侧，以LDBi、LDBBj、LDBBi、与LDBj的顺序排列。一金属布线28沿平行于位线24的方向形成在介于相邻有源区20之间的一部位上。位线24通过二个位线接触点BC而连接至有源区20，本地数据线26通过一个本地数据线接触LDC而连接至有源区20，且一组列晶体管通过金属布线接触MC而连接至金属布线28。也就是，四个方形有源区重复地排列在一方格图案内，各个有源区具有二条位线上侧、下侧各有一条与其连接，且一条本地数据线是连接至有源区的中央。因此，二个列晶体管共用一源区或漏区。根据上述的布局，具有与现有技术相同的1.14μm(微米)宽度的栅极可提供范围为大约3.35μm的一晶体管宽度。这意味着列晶体管的尺寸增大约47％，由于将接触点数减少了现有技术的一半导致面积减小。如已所解说，在本专利技术的读出放大器的列晶体管中，通过提供多组的四个方形有源区的正交矩阵，互相垂直而延伸的位线与本地数据线，各个有源区具有连接到其上的两条位线与一条本地数据线；及，具有弯折部分的栅极，由于可以增大晶体管的宽度，减少了列晶体本文档来自技高网...

【技术保护点】
一种半导体器件中的列晶体管，包括： 读出放大器，连接至本地数据线与位线， 其中列晶体管的源区或漏区与相邻读出放大器的列晶体管的有源区的源区或漏区共用。

【技术特征摘要】
KR 1999-12-30 66307/19991．一种半导体器件中的列晶体管，包括读出放大器，连接至本地数据线与位线，其中列晶体管的源区或漏区与相邻读出放大器的列晶体管的有源区的源区或漏区共用。2．如权利要求1所述的列晶体管，其中列晶体管的栅极在列晶体管的有源区内弯折，从而增大晶体管的宽度。3．如权利要求2的列晶体管，其中栅极被弯折为“匚”形。4．如权利要求1所述的列晶体管，其中连接至一读出放大器的列晶体管的所有栅极是共用的。5．如权利要求4所述的列晶体管，其中栅极与金属布线在一点处接触。6．如权利要求1所述的列晶体管，其中列晶体管的有源区与二条位线及一条本地数据线接触。7．一种半导体器件中的列晶体管，包括多组四个方形有源区的正交矩阵；栅极，具有与上述组重叠的一个弯折部分，且与连接至同一读出放大器的列晶体...

【专利技术属性】
技术研发人员：李敬守，
申请(专利权)人：现代电子产业株式会社，
类型：发明
国别省市：KR[韩国]