便于改进沟槽腐蚀工艺的集成芯片虚设沟槽图形制造技术

虚设沟槽用于研制中的沟槽布局，以解决包括微负载二次负载的负载效应。在研制中采用虚设沟槽能够预计不具有器件沟槽的最终设计负载的布局中的沟槽腐蚀协议，该协议可直接用于最终芯片形成，不需再设计。虚设沟槽还可以用于同时含逻辑和ＤＲＡＭ布局的芯片设计，以解决不良的负载效应，并允许对含不同逻辑布局的各种芯片采用共同的ＤＲＡＭ沟槽布局。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及一种在集成电路芯片设计的研制阶段期间生成深沟槽图案的方法，特别涉及一种用于在芯片设计的研制阶段获得深沟槽腐蚀工艺的预计最终芯片硅负载百分比的方法。集成电路芯片尤其是提供动态随机存取存储器(DRAM)的集成电路芯片的制造中，利用已知为选择性反应离子刻蚀(RIE)的工艺在硅衬底中腐蚀深沟槽电容器。深沟槽的尺寸和形状对于芯片的设计来说是重要的，它们将通过利用称为深沟槽(DT)掩模的“硬掩模”，从电路设计布局传递到芯片上。这种硬掩模可以是利用化学汽相淀积(CVD)由原硅酸四乙酯(TEOS)淀积或由其它所属领域公知的工艺形成的氧化硅掩模。硬掩模覆盖芯片上不需要腐蚀的区域，从而允许RIE工艺只腐蚀不存在硬掩模的区域中的衬底。RIE期间还会发生硬掩模自身的腐蚀或侵蚀。芯片上沟槽的群体密度被表述为硅负载百分比或“负载”，对应于被沟槽去除的硅表面开口区的总百分比。硅腐蚀率几乎不依赖于硅负载，所以存在着涉及集成电路腐蚀工艺领域一般所谓的最小“负载”效应(见C.Mogab,J.Electochem.Soc.124,1263(1977))。然而，如K.Muller在“Selectivity and Sillcon Load In Deep TrenchEtching”Microelectronic Engineering 27,457(1995)所述的深沟槽腐蚀工艺中的其它效应或“二次负载效应”对负载非常敏感。一种这样的二次负载效应影响选择性，被定义为硅腐蚀率与掩模侵蚀率之比。在腐蚀工艺期间，腐蚀化学程序引入的氧与含硅腐蚀产物结合，形成淀积于晶片表面上的保护氧化硅敷层或钝化膜。这种钝化膜淀积在沟槽的侧壁和硬掩模上。硬掩模上的淀积减少了掩模侵蚀。所以，较低的硅负载一般会导致较高的掩模侵蚀率，因为只能获得较少的含硅腐蚀产物用于形成钝化膜。依赖于负载的腐蚀效应和二次腐蚀效应也可能集中在高硅负载区中，产生所谓的“微负载效应”和“二次微负载效应”。例如，特定部位的掩模侵蚀率取决于其邻近部位的局部硅负载。所以，在由其它暴露的芯片区包围的晶片的中心处的芯片区具有比没有其它暴露芯片区的晶片边缘小的掩模侵蚀率，这种情形称为二次微负载效应。如前所述，由腐蚀化学剂和腐蚀产物结合形成的钝化膜不仅淀积在晶片表面上，而且淀积在沟槽侧壁上。侧壁上的淀积确定了沟槽的锥角，这是由于侧壁钝化膜的淀积随腐蚀时间厚度增大形成的。沟槽锥角严重影响电容器表面积；电容部分由沟槽底部的暴露表面确定。所以，对于在晶片表面具有特定宽度和具有特定深度的沟槽，陡峭的锥角将提供较大的表面积，因而在沟槽底部将提供比较缓锥角更大的电容。另一方面，锥形侧壁对于得到连续、无空洞和无缝的沟槽填充有利。这样，沟槽锥角必须控制在确保合适电容表面积的程度，还要保证无空洞和无缝多晶硅填充。锥角的控制取决于二次负载效应，因为锥角是由随腐蚀时间增加厚度增大的侧壁钝化膜的淀积形成的。已知上述二次负载和二次微负载效应及提供一致锥角的重要性，必须精确控制腐蚀化学程序，以保持硬掩模(一般为氧化硅)的完整性，并在腐蚀期间一致地形成合适尺寸的沟槽。一般情况下，在新DRAM芯片的早期开发阶段，为了评价，要设计和制造芯片的隔离部分。例如，与12.5％硅负载的最终设计相比，各连续的设计阶段从具有3.2％硅负载的第一阶段发展到具有6.2％硅负载的第二阶段，再发展到具有11.4％硅负载的第三阶段。由于二次负载效应，RIE工艺的腐蚀化学程序可以根据每个连续设计阶段再设计，以确保合适地形成沟槽，没有过量掩模侵蚀。所以，负载系数的变化导致了耗时研制的RIE化学过程只可用于特定设计阶段，不能再利用。此外，在早期间的试验芯片上，常存在几个光刻“基本规则”。这些基本规则限定了可以允许的最小尺寸的抗蚀图象。会在腐蚀工艺期间不一致地开出符合这些最小基本规则的沟槽，所以负载系数一批与另一批或晶片与另一晶片间的变化高达200％，使沟槽外形产生了巨大偏差。另外，合并技术应用于逻辑芯片的接口DRAM设计块，形成“嵌入DRAM”。由于所得芯片的主要部分是逻辑电路，没有深沟槽，所以这些芯片的负载系数与DRAM设计从中分离的芯片大不相同，需要再拟定这些芯片的腐蚀化学程序。最后，在要腐蚀的特定结构具有大面积一般大于10微米×10微米时，会发生根本仍没有弄懂的“黑硅”现象。黑硅的特征在于致密淀积的硅草状尖峰，它们对电可靠性具有不利影响。一般来说，这些尖峰形成在这样的区域中，即在保护氧化硅层然后出现的小区域中腐蚀工艺停止的区域，同时腐蚀工艺在周围区域连续进行。本专利技术的目的是提供一种方法，在芯片研制期间确定沟槽腐蚀协议(一个或多个腐蚀工艺条件)，从而减少或消除每个芯片研制阶段再设计腐蚀化学程序的需要，这种协议可以在随后的研制阶段和最终芯片制造时再用于沟槽腐蚀。还有一个目的是提供一种含虚设沟槽图案的沟槽布局图形，所说虚设沟槽图案的尺寸小到足以防止形成黑硅，大到足以一致开口，并且均匀分布于整个芯片上，以防止沟槽腐蚀期间的局部二次负载效应。一方面，本专利技术提供一种布局深沟槽图案图形的方法，用于开发中的集成芯片设计，这种设计不是最终的集成芯片的设计。该方法包括以下步骤限定预计最终芯片设计半导体材料负载百分比；布设多个渐增地具有器件半导体材料负载百分比的器件深沟槽图案；布设多个渐增地具有虚设材料负载百分比的虚设深沟槽图案，其中，虚设半导体材料负载百分比等于预计最终设计半导体材料负载百分比减去器件半导体材料负载百分比。本专利技术还包括修改芯片设计的方法，其中沟槽类的器件引入到芯片上，其中器件的布局含有不涉及形成深沟槽的器件(例如逻辑功能)所占的基本面积。在这些方法中，关键是虚设沟槽设置于最终芯片设计的沟槽布局中，以便得到更一致的沟槽腐蚀半导体材料负载，并使最终设计中沟槽腐蚀期间的微负载效应最小。虚设沟槽图案的尺寸可以小到足以防止形成黑硅，大到足以一致地开口。还可以均匀分布虚设沟槽图案，以避免微负载效应。本专利技术还包括利用本专利技术的布局法确定沟槽腐蚀协议的方法。本专利技术还包括在最终芯片设计中形成沟槽的方法，其中设计的一部分包括沟槽结构，还包括利用腐蚀协议腐蚀沟槽的方法，其中协议是利用本专利技术的布局技术在沟槽研制中确定的。根据本专利技术确定的腐蚀协议优选包括选自腐蚀时间、腐蚀温度、腐蚀剂成分及偏置电压中的一个或多个参数。优选的半导体材料是硅。应理解，上述一般性介绍和以下详细介绍都是示例性的，并非限制性的。结合附图阅读以下详细介绍后，会更好地理解本专利技术。要强调的是，根据惯例，附图中的各部件未按其比例。相反，为清楚起见，各部件的尺寸经过任意放大或缩小。各附图中包括以下示图附图说明图1展示了在芯片有用区域中具有设计沟槽的集成电路芯片的一部分；图2展示了图1所示的集成电路芯片的相同部分，但在芯片没用区域中附加有虚设沟槽；图3展示了深沟槽腐蚀工艺后的硅衬底的剖面；图4展示了本专利技术该实施例的例子。下面参照附图介绍本专利技术，附图中类似的数字表示相同的元件。这些附图意在例示，而非限制，用于帮助解释本专利技术。以下关于器件布局的讨论一般涉及优选以电子模式实现的方法和信息。这样，关于以下将讨论的布局和硅图案的信息和计算，优选以根据以下所讨论的布局方法进行计算的编程电子计算装置实现。图本文档来自技高网...

【技术保护点】
一种布设用于开发中的集成芯片设计的沟槽级的深沟槽图案图形的方法，该方法包括：确定预计的最终芯片设计沟槽级半导体材料负载百分比；布设多个累积具有器件沟槽级半导体材料负载百分比的器件深沟槽图案，作为所说图形的一部分；及布设多个累积具 有虚设沟槽级半导体材料负载百分比的虚设深沟槽图案，作为所说图形的一部分，其中虚设沟槽级半导体材料负载百分比等于预计最终设计沟槽级半导体材料负载百分比减去器件沟槽级半导体材料负载百分比。

【技术特征摘要】
1．一种布设用于开发中的集成芯片设计的沟槽级的深沟槽图案图形的方法，该方法包括确定预计的最终芯片设计沟槽级半导体材料负载百分比；布设多个累积具有器件沟槽级半导体材料负载百分比的器件深沟槽图案，作为所说图形的一部分；及布设多个累积具有虚设沟槽级半导体材料负载百分比的虚设深沟槽图案，作为所说图形的一部分，其中虚设沟槽级半导体材料负载百分比等于预计最终设计沟槽级半导体材料负载百分比减去器件沟槽级半导体材料负载百分比。2．根据权利要求1的方法，其中所说半导体材料是硅，所说虚设沟槽图案具有可以避免在随后的腐蚀中形成黑硅的尺寸。3．根据权利要求2的方法，其中所说虚设深沟槽图案的至少一个尺寸至少约为沟槽级的最小特征尺寸极限的1.2倍。4．根据权利要求3的方法，其中所说虚设深沟槽图案的至少一个尺寸约为沟槽级的最小特征尺寸极限的1.2-1.4倍。5．根据权利要求3的方法，其中虚设沟槽分布成在芯片上提供基本均匀的沟槽级半导体材料负载分布。6．根据权利要求1的方法，其中集成芯片设计用于动态随机存取存储器件。7．根据权利要求1的方法，其中集成芯片设计用于嵌入在逻辑芯片上的动态随机存取存储器件。8．一种由半导体材料衬底形成集成电路芯片的方法，所说集成电路芯片包括在沟槽级含深沟槽的器件，所说方法包括(a)确定要腐蚀成研制中的半导体材料衬底的研制图形，所说确定包括以下步骤(ⅰ)确定预计的最终芯片设计沟槽级半导体材料负载百分比；(ⅱ)布设多个累积具有器件沟槽级半导体材料负载百分比的器件深沟槽图案，作为所说图形的一部分；及(ⅲ)布设多个累积具有虚设沟槽级半导体材料负载百分比的虚设深沟槽图案，作为所说图形的另一部分，其中虚设沟槽级半导体材料负载百分比等于预计最终芯片设计沟槽级半导体材料负载百分比减去器件沟槽级半导体材料负载百分比，(b)将所说研制图形传递到所说研制中的半导体材料衬底的表面上，(c)腐蚀所说图形在所说衬底中形成沟槽，以确定研制沟槽腐蚀协议，(d)确定设计图形，所说设计图形对应于用于所有所说沟槽级器件的完整沟槽布局，所说设计图形包含位置、形状和尺寸中的至少一个参数与所说研制图形的所有沟槽不同的至少一个沟槽图案，(e)将所说设计图形传递到最终半导体材料衬底的表面上，及(f)利用所说腐蚀协议中的至少一个参...

【专利技术属性】
技术研发人员：约翰阿尔斯麦尔，加里布罗纳，乔治A卡普利塔，理查德克莱汉斯，K保罗穆勒，罗吉夫M雷纳德，克劳斯罗伊斯那，
申请(专利权)人：国际商业机器公司，西门子公司，
类型：发明
国别省市：US[美国]