转接通道制造技术

一种转接通道，用于半导体晶片上，该半导体晶片表面上包含有一基底，一导电区域设于该基底之上，以及一介电层覆盖于该导电区域之上；该转接通道包含有一浅坑设于该介电层内，一转接通道洞设于该浅坑下方，并穿过该介电层而通达至该导电区域表面，一氮化硅衬层设于该转接通道洞的侧壁表面，以及一导电层填满于该浅坑以及该转接通道洞中；其中，该浅坑的开口面积大于该转接通道洞的开口面积；本发明专利技术通过浅坑来扩张上方的洞口面积，以提高后续制程中对准的准确度；此一扩张的开口并还可防止周围的介电层受到后续蚀刻制程的侵蚀，因而避免介电层产生过度侵蚀的现象，进而保护ＭＯＳ晶体管结构，提升元件的可靠度。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体技术，尤其是一种设于半导体晶片上的转接通道。请参考附图说明图1，图1为习知转接通道24的剖面示意图。如图1所示，半导体晶片10包含有一由单晶硅所构成的基底12，一MOS晶体管22设于基底12上，以及一由二氧化硅所构成的介电层20设于基底12之上并覆盖整个MOS晶体管22，以将晶体管22与其他元件隔离，避免发生短路。转接通道24包含有一插塞洞(plug hole)26贯穿介电层20直至基底12表面，以及一导电层28设于插塞洞26中并与基底12表面相接触。其中，导电层28是由一已掺杂多晶硅(doped poly-silicon)所构成，用来做为一多晶硅插塞(poly plug)。请参考图2及图3，图2及图3为图1转接通道2 4的制作方法的剖面示意图。习知转接通道24的制作方法首先进行一黄光(lithography)制程，在半导体晶片10上形成一光阻层23，其上设有一孔洞25以定义插塞洞26的位置与大小。然后进行一非等向性(anisotropic)蚀刻制程，将介电层20沿孔洞25垂直向下蚀刻以形成插塞洞26，如图2所示。在完全去除光阻层23之后，以一薄膜沉积制程(thin film deposition)于半导体晶片10的表面上沉积一已掺杂多晶硅层27，且已掺杂多晶硅层27完全填满插塞洞26，如图3所示。最后进行一如化学机械研磨(CMP)的平整化制程，以将覆盖于介电层20表面的多晶硅层28去除，只留下插塞洞26内的多晶硅层27作为导电层28，即完成图1所示的转接通道24的制作。由于转接通道24的插塞洞26大小受限于晶体管22的尺寸。因此当晶体管22的尺寸设计越来越小时，插塞洞26的尺寸也必须越来越小，进而使得在后续的黄光制程中，不容易将插塞洞26图案(pattern)对准晶体管2 2的漏极、源极、栅极或其他元件以形成一良好的电连接，因而大幅降低半导体制程的对准容忍度(alignment tolerance)。此外，为了避免过大的高宽比(aspect ratio)所造成的蚀刻或沉积的问题，电容到晶体管22的漏极/源极的电连接制程，大多利用电极接触(node contact)加上一转接垫(landing pad)或转接通道24来完成。请参考图4，图4为一电极接触洞32形成于一转接通道24上方的介电层29中的示意图。如上所述，为了将电极接触(未显示)电连接至转接通道24，习知技术先蚀刻位于转接通道24开口上方的部份介电层29，以于介电层29中形成一电极接触洞32。由于在介电层29的蚀刻制程中，经由调整蚀刻选择比，以使得二氧化硅的蚀刻速率较多晶硅的蚀刻速率高，因此当蚀刻介电层29以形成一电极接触洞32时，转接通道24上方的部份，亦即由多晶硅构成的导电层28表面便会成为蚀刻终点，以阻止继续向下进行蚀刻。然而，由于介电层20与介电层29皆由二氧化硅所构成，因此在蚀刻到达介电层29的底部时，便可能会因为微影错位(misalignment)而继续向下蚀刻介电层20。因此，位于在插塞洞26上端开口处周围的介电层20就会容易发生过度蚀刻(over etching)的现象，进而破坏转接通道24顶端的结构，导致漏电流，甚至造成导电层28或后续制作的元件与MOS晶体管22发生短路以及破坏MOS晶体管22结构的现象，严重影响整个制程的良率。本专利技术提供一种用于半导体晶片上的转接通道(landing via)。该半导体晶片表面上包含有一基底(substrate)，一导电区域设于该基底之上，以及一介电层覆盖于该导电区域之上。该转接通道包含有一浅坑(recess)设于该介电层内，一转接通道洞(landing via hole)设于该浅坑下方，并穿过该介电层而通达至该导电区域表面，一氮化硅(siliconnitride，SiN)衬(liner)层设于该转接通道洞的侧壁表面，以及一导电层填满于该浅坑以及该转接通道洞中。其中，该浅坑的开口面积大于该转接通道洞的开口面积。本专利技术的转接通道可通过浅坑来扩张上方的洞口面积，以提高后续制程中对准(aligned)的准确度。此外，此一扩张的开口并可防止周围的介电层受到后续蚀刻制程的侵蚀，因而避免介电层产生过度侵蚀的现象，进而保护MOS晶体管结构，提升元件的可靠度。图1为习知转接通道构造示意图；图2至图4为习知转接通道制作方法示意图；图5为本专利技术的转通道构造示意图；图6至图8为本专利技术的转接通道制作方法示意图。图示的符号说明10 半导体晶片 12 基底20 介电层 22 MOS晶体管23 光阻层 25 孔洞24 转接通道26 插塞洞27 多晶硅层28 导电层29 介电层 50 半导体晶片52 基底60 介电层62 MOS晶体管 63 光阻层64 转接通道65 孔洞66 浅坑67 转接通道洞68 导电层 72 衬层74 插塞洞请参考图6至图8，图6至图8为本专利技术的转接通道64制作方法示意图。请参考图6，首先进行一传统的黄光制程，于半导体晶片50上形成一图案化的光阻层63，其上有一孔洞65，用以定义转接通道64的位置与大小。接着以光阻层63作为罩幕，进行一两阶段式的同时(in-situ)蚀刻制程。第一阶段的蚀刻制程较接近一等向性蚀刻，会将孔洞65下方的介电层60蚀刻出一开口较大的浅坑66，该浅坑一具有倾斜侧壁的结构；而第二阶段的蚀刻则较接近一非等向性蚀刻，会依光阻层63所定义的位置，向下形成一个通达基底52表面的转接通道洞67。请参考图7，在完成上述的蚀刻制程后，移除此光阻层63。接着于此半导体晶片50表面形成一衬层(liner)，之后再进行一非等向性的干蚀刻制程，移除部分的衬层(liner)，以于环绕转接通道洞67的侧壁表面形成一侧壁子(spacer)，当作保护层72。其中，该保护层可由一氮化硅(silicon nitride)、氮氧化硅(silicon-oxy-nitride)或一利用热氧化法(thermal oxidation)成长的硅氧层所构成。该转接通道洞67的开口面积小于该浅坑66的开口面积，且该保护层72由该浅坑与该转接通道洞的交界处沿该转接通道洞的侧壁表面延伸至该介电层与该导电区域的交界处，用来保护邻接于该转接通道洞的该介电层60不被蚀刻。在完成此一保护层72的构造后，接着进行一湿蚀刻制程将转接通道64上方(浅坑66)的开口扩大。由于下方的转接通道洞67受到保护层72所环绕，故不会受到此湿蚀刻制程的影响。在本专利技术的最佳实施例中，浅坑66上方的开口宽度约为0.25至0.30μm，较佳为0.25至0.27μm，而浅坑部分深度约1500至2500angstrom，下方垂直通道部分宽度约为0.2至0.25μm，较佳为0.22至0.24μm，长度为4000至5000angstrom。请参考图8，最后于浅坑66以及转接通道洞67中填入一如多晶硅或已掺杂的多晶硅等的导电材料，形成一导电层68，完成转接通道64制程。之后便再以化学气相沉积制程(chemical vapor deposition，CVD)形成一绝缘层69于半导体晶片50的表面，其中绝缘层69可由习知介电材料所构成，例如二氧化硅层于半导体晶片50的表面，并本文档来自技高网...

【技术保护点】
一种设于一半导体晶片上的转接通道，该半导体晶片表面上包含有一基底，一导电区域设于该基底之上，以及一介电层覆盖于该导电区域之上，其特征是：该转接通道包含有：一浅坑设于该介电层内；一转接通道洞设于该浅坑下方，穿过该介电层并通达该导电区域 表面，且该转接通道洞的开口面积小于该浅坑的开口面积；一氮化硅衬层设于该转接通道洞的侧壁表面；以及一导电层填满于该浅坑以及该转接通道洞中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：吴金龙，林锟吉，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]