设于硅覆绝缘中的硅控整流器及其应用电路制造技术

一种设于硅覆绝缘中的硅控整流器及其应用电路，该ＳＯＩ－ＳＣＲ可为ＳＯＩ－ＮＳＣＲ或ＳＯＩ－ＰＳＣＲ；ＳＯＩ－ＮＳＣＲ包含有一Ｐ型井与一Ｎ型井；一第一Ｐ＃＋［＋］掺杂区及一第一Ｎ＃＋［＋］掺杂区，设于Ｎ型井并电连接一阳极；一第二Ｐ＃＋［＋］掺杂区及一第二Ｎ＃＋［＋］掺杂区，设于Ｐ型井并电连接一阴极，且第一Ｐ＃＋［＋］掺杂区、Ｎ井、Ｐ型井及第二Ｎ＃＋［＋］掺杂区构成一横向ＳＣＲ；一第三Ｎ＃＋［＋］掺杂区，横跨部分的Ｎ井及Ｐ型井；一栅极，设于Ｐ型井中并与第三Ｎ＃＋［＋］掺杂区及第二Ｎ＃＋［＋］掺杂区构成一ＮＭＯＳ；一个虚置栅极，设于Ｎ型井中；加压于该ＮＭＯＳ的栅极并打开该ＮＭＯＳ时，于Ｎ型井至Ｐ型井形成一顺向偏压而开启该ＳＯＩ－ＮＳＣＲ；加压于第三Ｎ＃＋［＋］掺杂区，一触发电流使该横向ＳＣＲ进入锁定状态，而开启该ＳＯＩ－ＮＳＣＲ；本发明专利技术可使ＳＣＲ装置更为紧密，亦可加速其开启以达到ＥＳＤ防护目的。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其是一种设于硅覆绝缘(SOI)基底的NMOS触发硅控整流器(NMOS-trigger silicon controlled rectifier insilicon-on-insulator，SOI-NSCR)，PMOS触发硅控整流器(SOI-PSCR)及其应用电路。然而在次微米CMOS制程中，标准的SCR装置的切换(switching)电压超过30伏特，而次微米CMOS制程中的栅极氧化层的崩溃(breakdown)电压却小于20伏特，故SCR结构并不能有效地保护栅极氧化层。因此，需加入一额外的第二ESD防护电路，方能对集成电路提供完整的ESD防护功能。为了增进SCR装置的防护效率，目前已有数种改良型的设计被提出。在美国专利案5,012,317中，提出了一个将SCR装置应用至P型基底/N型井的CMOS制程。请参考附图说明图1，图1为根据习知技术将SCR装置10应用于P型基底/N型井的CMOS制程的剖面示意图。如图1所示，SCR装置10制作于一硅基底上。此硅基底包含一P型基底11和一N型井12设于此P型基底上，一个P型重掺杂(P+)掺杂区域14设于N型井12上并用来当作SCR装置10的阳极(亦即SCR装置10的输入端)，以及一N型重掺杂(N+)掺杂区域15设于P型基底11上并用来当作SCR装置10的阴极(亦即SCR装置10的接地端)。因此，P+掺杂区域14、N型井12、P型基底11以及N+掺杂区域15共同组成此SCR装置10。通过P型基底/N型井间的P-N接面崩溃，此SCR装置会被导通，并使ESD电流经由P+掺杂区域14、N型井12、P型基底11、N+掺杂区域15，然后释放至接地端。如上所述，通常SCR装置都有相当高的切换(switching)电压(在0.35μm的CMOS制程中大于30伏特)，因此，SCR装置10需要一额外的第二防护电路以提供完整的ESD防护功能。在美国专利案5225702中，一个改良型的SCR装置20被提出。请参考图2，图2为依据此先前技术所做的改良型SCR装置20的剖面示意图。如图2所示，此改良型SCR装置20结构制作于一硅基底上。此硅基底包含有P型基底21及一N型井22设于P型基底21上，P+掺杂区域24设于N型井22上并电连至阳极，通常为输入端，N+掺杂区域25设于P型基底上，电连至阴极，通常为接地端，以及一N+掺杂区域26跨过P型基底与N型井接面。因此，P+掺杂区域24、N型井22、P型基底21、N+掺杂区域25以及所加入的N+掺杂区域26共同组成一改良式的SCR装置20。由于加入的N+掺杂区域26，SCR的切换电压会降低为N+扩散层/P型基底接面的崩溃电压。此种改良式SCR装置通常在0.35μm CMOS制程下的切换电压约为12伏特。由于有着较低的切换电压，因此SCR装置20能较快被导通以将ESD电流排放出。在美国专利案5453384中，提出了第二种改良式SCR装置30的设计，其中此SCR装置30具有一NMOS跨接于P型基底和N型井上。请参考图3，图3为依据此先前技术所作的第二改良式SCR装置30的剖面示意图。如图3所示，此第二种改良式SCR装置30结构制作于一硅基底上。此硅基底含有一P型基底31及一N型井32设于此P型基底31上，一P+掺杂区域34设于N型井上并电连至阳极，通常为输入端，另一N+掺杂区域35位于P型基底31上且电连至阴极，通常为接地端，以及一N+掺杂区域36跨接到N型井32和P型基底31上。因此，P+掺杂区域34、N型井32、P型基底31及N+掺杂区域35共同组成此第二种改良型SCR装置30。相较于前述的改良式的SCR装置20，SCR装置30另包含有一个栅极绝缘体37和栅极38形成于N+扩散层36和N+掺杂区域35之间。栅极38的两侧有侧壁子39，而在P型基底31中另设有轻掺杂漏极40设于栅极38的两侧，以形成所增加的NMOS装置42。此外，图3同时显示了在深次微米CMOS的制程中，浅沟隔离区域44用于SCR装置30的状况。由于SCR装置30多加入一个跨过P型基底/N型井接面的NMOS装置42，故使得SCR装置30的切换电压被降低为此新增的NMOS装置漏极的崩溃电压。在0.35μm CMOS制程，一个典型的SCR装置30切换电压通常约为8伏特。由于其切换电压够低，故SCR装置30可以单独保护集成电路而不需要额外的第二保护电路。此外，由于近年来硅覆绝缘(SOI)技术的进一步改善使得集成电路技术有相当程度的进步。所谓的硅覆绝缘技术指的是一种将绝缘层制作于基底中，并延伸到集成电路主动掺杂区域的下方的技术。虽然此种SOI装置具有近乎完美的低起始电压电性表现、无闭锁现象(latch-up)、低关闭状态遗漏电流、低操作电压、高电流驱动能力等的优点，但由于其埋藏式氧化层的不良热导特性以及浮置体效应(floating body effect)，故使得应用SOI技术所生产的集成电路产品在ESD方面遭遇到更严重的可靠度问题。举例来说，当使用SOI技术时，SCR装置中的P-N-P-N路径常会被埋藏式氧化区域或浅沟隔离区域所隔离。因此在美国专利案6015992中，提出了一种双稳态SCR型(bi-stable SCR-like)装置。请参见图4，图4为此先前技术的双稳态SCR型装置50的剖面示意图。如图4所示，SOI基板包含有一基底60、一埋藏氧化层(buried oxide layer)46以及一单晶硅层66。双稳态SCR型装置50中设有两条多的连接线(线52及线54)用来连接分离的NPN56和PNP58 BJT以形成SCR型装置。其中主动掺杂区域57为场氧化层63所分隔，亦即传统SCR和此种SCR型的双稳态开关50的主要差别在于NPN56与PNP58 BJT是被场氧化层63所隔离，因此中间尚需要一个内连线层(interconnect layer)来构成整个SCR型装置，所以其并非一个真正的SCR装置。在本专利技术的第一个实施例中，该SOI-NSCR包含有一P型并与一N型井，设于该硅复绝缘基底表面的单晶硅层中；一第一P+掺杂区域以及一第一N+掺杂区域，设于该N型井中并被电连接至一阳极(anode)；一第二P+掺杂区域以及一第二N+掺杂区域，设于该P型井中并被电连接至一阴极(catbode)，且该第一P+掺杂区域、该N井、该P型井以及该第二N+掺杂区域构成一横向SCR(lateral SCR)；一第三N+掺杂区域，横跨部分的该N井以及该P型井；一栅极，设于该P型井中，并与该第三N+掺杂区域以及该第二N+掺杂区域构成一NMOS；以及一个虚置栅极(dummy gate)，设于该N型井中，用来隔绝该第一P+掺杂区域以及该第三N+掺杂区域。其中，加压于该NMOS的栅极并打开该NMOS时，会于该N型井至该P型井形成一顺向偏压(forward bias)而开启该N型硅控整流器(SOI-NSCR)，此外，加压于该第三N+掺杂区域，亦可形成一触发电流(Itrig)以使该横向SCR进入一锁定状态(latch state)，而触发开启(trigger on)该SOI-NSCR。在本专利技术的第二实施例中，用PMOS来相对地替换NMOS，以于该N型井至该P型井形本文档来自技高网...

【技术保护点】
一种设于硅覆绝缘（ＳＯＩ）基底的ＮＭＯＳ触发硅控整流器（ＳＯＩ－ＮＳＣＲ），其特征是：该ＳＯＩ－ＮＳＣＲ包含有： 一Ｐ型井与一Ｎ型井，设于该硅复绝缘基底表面的一单晶硅层中； 一第一Ｐ↑［＋］掺杂区域以及一第一Ｎ↑［＋］掺杂区域，设于该Ｎ型井中，用来当作该ＳＯＩ－ＮＳＣＲ的阳极； 一第二Ｐ↑［＋］掺杂区域以及一第二Ｎ＋掺杂区域，设于该Ｐ型井中，用来当作该ＳＯＩ－ＮＳＣＲ的阴极，且该第一Ｐ＋掺杂区域、该Ｎ井、该Ｐ型井以及该第二Ｎ↑［＋］掺杂区域构成一横向ＳＣＲ； 一第三Ｎ＋掺杂区域，横跨部分的该Ｎ型井以及该Ｐ型井； 一栅极，设于该Ｐ型井中，并与该第三Ｎ↑［＋］掺杂区域以及该第二Ｎ↑［＋］掺杂区域构成一ＮＭＯＳ；以及 一虚置栅极，设于该Ｎ型井中，用来隔绝该第一Ｐ↑［＋］掺杂区域以及该第三Ｎ↑［＋］掺杂区域。

【技术特征摘要】
US 2001-10-22 09/682,8111.一种设于硅覆绝缘(SOI)基底的NMOS触发硅控整流器(SOI-NSCR)，其特征是该SOI-NSCR包含有一P型井与一N型井，设于该硅复绝缘基底表面的一单晶硅层中；一第一P+掺杂区域以及一第一N+掺杂区域，设于该N型井中，用来当作该SOI-NSCR的阳极；一第二P+掺杂区域以及一第二N+掺杂区域，设于该P型井中，用来当作该SOI-NSCR的阴极，且该第一P+掺杂区域、该N井、该P型井以及该第二N+掺杂区域构成一横向SCR；一第三N+掺杂区域，横跨部分的该N型井以及该P型井；一栅极，设于该P型井中，并与该第三N+掺杂区域以及该第二N+掺杂区域构成一NMOS；以及一虚置栅极，设于该N型井中，用来隔绝该第一P+掺杂区域以及该第三N+掺杂区域。2.如权利要求1所述的SOI-NSCR，其特征是当一正瞬间电压跨接于该SOI-NSCR的该阳极与该阴极时，该正瞬间电压会产生一自该第一P+掺杂区域流至该N型井的电流。3.如权利要求2所述的SOI-NSCR，其特征是当该正瞬间电压高于该P型井与该第三N+掺杂区域的接面的接面崩溃电压时，该接面接面会崩溃，以使该正瞬间电压的电流流过该接面接面并经由该第二N+掺杂区域而被释放至该阴极。4.如权利要求1所述的SOI-NSCR，其特征是加压于该NMOS的栅极并开启该NMOS时，会造成一顺向偏压而开启该SOI-NSCR，以使跨接于该阳极与该阴极的正瞬间电压的电流流过该接面接面而被释放至该阴极。5.如权利要求1所述的SOI-NSCR，其特征是该第三N+掺杂区域用来当作一N型触发点，当加压于该第三N+掺杂区域时，会相对产生一触发电流流过该N型触发点，以使该横向SCR进入一锁定状态而触发该横向SCR，并迅速开启该SOI-NSCR，以使跨接于该阳极与该阴极的正瞬间电压的电流流过该接面接面而被释放至该阴极。6.如权利要求1所述的SOI-NSCR，其特征是当一负瞬间电压跨接于该SOI-NSCR元件的该阳极与该阴极之间时，该负瞬间电压会产生一自该第二P+掺杂区域流至该P型井的电流，并于该P型井与该N型井的接面接面形成一顺向偏压，以使该负瞬间电压的电流流过该N型井并经由该第一N+掺杂区域而被释放至该阳极。7.如权利要求1所述的SOI-NSCR，其特征是该第三N+掺杂区域与该P型井的接面接面，用来降低该SOI-NSCR的触发电压。8.如权利要求1所述的SOI-NSCR，其特征是该P型井与该第三N+掺杂区域的接面崩溃电压低于该P型井与该N型井的接面崩溃电压。9.如权利要求1所述的SOI-NSCR，其特征是另包含有复数个侧壁子环绕于各该栅极周围。10.如权利要求9的SOI-NSCR，其特征是另包含有复数个轻掺杂区域设于各该栅极周围的各该侧壁子下方。11.如权利要求1所述的SOI-NSCR，其特征是该第一、该第二P+掺杂区域以及该第一、该第二N+掺杂区域不与该硅复绝缘基底中的绝缘层相接触，以使该SOI-NSCR得以整合于一部分空乏型SOI CMOS制程。12.如权利要求1所述的SOI-NSCR，其特征是该第一、该第二P+掺杂区域以及该第一、该第二N+掺杂区域相接触于该硅复绝缘基底中的绝缘层，以使该SOI-NSCR得以整合于一全空乏型SOI CMOS制程。13.一种设于硅覆绝缘(SOI)基底的PMOS触发硅控整流器(SOI-PSCR)，其特征是该SOI-PSCR包含有一P型井与一N型井，设于该硅复绝缘基底表面的一单晶硅层中；一第一P+掺杂区域以及一第一N+掺杂区域，设于该N型井中，用来当作该SOI-PSCR的阳极；一第二P+掺杂区域以及一第二N+掺杂区域，设于该P型井中，用来当作该SOI-PSCR的阴极，且该第一P+掺杂区域、该N井、该P型井以及该第二N+掺杂区域构成一横向SCR；一第三P+掺杂区域，横跨部分的该N型井以及该P型井；一栅极，设于该N型井中，并与该第三P+掺杂区域以及该第一P+掺杂区域构成一PMOS；以及一虚置栅极，设于该P型井中，用来隔绝该第二N+掺杂区域以及该第三P+掺杂区域。14.如权利要求13所述的SOI-PSCR，其特征是当一正瞬间电压跨接于该SOI-PSCR的该阳极与该阴极时，该正瞬间电压会产生一自该第一P+掺杂区域流至该N型井的电流。15.如权利要求14所述的SOI-PSCR，其特征是当该正瞬间电压高于该N型井与该第三P+掺杂区域的接面的接面崩溃电压时，该接面接面会崩溃，以使该正瞬间电压的电流流过该接面接面并经由该第二N+掺杂区域而被释放至该阴极。16.如权利要求13所述的SOI-PSCR，其特征是加压于该PMOS的栅极并开启该PMOS时，会造成一顺向偏压而开启该SOI-PSCR，以使跨接于该阳极与该阴极的正瞬间电压的电流流过该接面接面而被释放至该阴极。17.如权利要求13所述的SOI-PSCR，其特征是该第三P+掺杂区域周来当作一P型触发点，当加压于该第三P+掺杂区域时，会相对产生一触发电流流过该P型触发点，以使该横向SCR进入一锁定状态而触发该横向SCR，并迅速开启该SOI-PSCR，以使跨接于该阳极与该阴极的正瞬间电压的电流流过该接面接面而被释放至该阴极。18.如权利要求13所述的SOI-PSCR，其特征是当一负瞬间电压跨接于该SOI-PSCR元件的该阳极与该阴极之间时，该负瞬间电压会产生一自该第二P+掺杂区域流至该P型井的电流，并于该P型井与该N型井的接面接面形成一顺向偏压，以使该负瞬间电压的电流流过该N型井并经由该第一N+掺杂区域而被释放至该阳极。19.如权利要求13所述的SOI-PSCR，其特征是该第三P+掺杂区域与该N型井的接面接面，用来降低该SOI-PSCR的触发电压。20.如权利要求13所述的SOI-PSCR，其特征是该N型井与该第三P+掺杂区域的接面崩溃电压低于该第P型井与该N型井的接面崩溃电压。21.如权利要求13所述的SOI-PSCR另包含有复数个侧壁子环绕于各该栅极周围。22.如权利要求21的SOI-PSCR另包含有复数个轻掺杂区域设于各该栅极周围的各该侧壁子下方。23.如权利要求13所述的SOI-PSCR，其特征是该第一、该第二P+掺杂区域以及该第一、该第二N+掺杂区域不与该硅复绝缘基底中的绝缘层相接触，以使该SOI-PSCR得以整合于一部分空乏型SOI CMOS制程。24.如权利要求13所述的SOI-PSCR，其特征是该第一、该第二P+掺杂区域以及该第一、该第二N+掺杂区域相接触于该硅复绝缘基底中的绝缘层，以使该SOI-PSCR得以整合于一全空乏型SOI CMOS制程。25.一种静电放电(ESD)防护电路，该ESD防护电路电连接于一缓冲垫、一VSS电源接脚以及一VDD电源接脚，其特征是该ESD防护电路包含有一形成于硅覆绝缘(SOI)基底的NMOS触发硅控整流器(SOI-NSCR)，该SOI-NSCR的阳极电连接至该缓冲垫，该SOI-NSCR的阴极电连接至该VSS电源接脚；一形成于硅覆绝缘(SOI)基底的PMOS触发硅控整流器(SOI-PSCR)，该SOI-PSCR的阳极电连接至该VDD电源接脚，该SOI-PSCR的阴极电连接至该缓冲垫；一第一二极管，该第一二极管的正极电连接至该VSS电源接脚，该第一二极管的负极电连接至该缓冲垫；以及一第二二极管，该第二二极管的正极电连接至该缓冲垫，该第二二极管的负极电连接至该VDD电源接脚。26.如权利要求25所述的ESD防护电路，其特征是该SOI-NSCR包含有一第一P型井与一第一N型井，设于一硅复绝缘基底表面的一单晶硅层中；一第一P+掺杂区域以及一第一N+掺杂区域，设于该第一N型井中，用来当作该SOI-NSCR的阳极；一第二P+掺杂区...

【专利技术属性】
技术研发人员：柯明道，洪根刚，唐天浩，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]