微电子器件制造技术

本公开的实施例涉及微电子器件。一种器件包括位于衬底的相同第一部分的MOS晶体管和双极晶体管。第一部分包括形成MOS晶体管的沟道的呈现第一掺杂类型的第一阱和与第一类型相对的呈现第二掺杂类型的两个第一区域，该第一区域布置在构成MOS晶体管的源极和漏极的第一阱中。第一部分还包括：相对于第一阱横向布置以形成双极晶体管基极的呈现第二掺杂类型的第二阱；呈现第一掺杂类型的第二区域，该第二区域布置在第二阱中以形成双极晶体管的发射极；以及呈现第一掺杂类型的第三区域，该第三区域布置在第二阱下面，形成双极晶体管的集电极。极。极。

【技术实现步骤摘要】
微电子器件


[0001]本文本涉及包括至少一个MOS晶体管和一个双极晶体管的微电子器件。

技术介绍

[0002]在微电子器件中，MOS晶体管和双极晶体管的组合是有用的，这是因为这两种类型的晶体管具有不同的特性，并且可以实现不同的功能。
[0003]因此，例如，双极晶体管可以用于形成“带隙”型电路，限定相对于温度变化非常稳定的参考电压。
[0004]然而，MOS晶体管和双极晶体管的不同结构通常涉及不同的制造步骤，特别是需要使用特定的掩模，这使得用于制造微电子器件的方法复杂化并且增加了方法的持续时间和成本。
[0005]本领域中存在对电路和制造方法的需要，以提供在相同基板上包括至少一个高电压MOS晶体管和至少一个双极晶体管的电路。

技术实现思路

[0006]本公开的目的是提供一种微电子器件，以至少部分地解决现有技术中存在的上述问题。
[0007]根据本公开的一方面，提供了一种微电子器件，包括：衬底；高电压MOS晶体管，在衬底的第一部分中和/或在衬底的第一部分上；以及双极晶体管，在衬底的相同第一部分中和/或在衬底的相同第一部分上；其中第一部分包括：第一阱，呈现第一掺杂类型，第一阱与衬底电绝缘并且被配置为形成高电压MOS晶体管的沟道；两个第一区域，呈现与第一掺杂类型相对的第二掺杂类型，两个第一区域被布置在第一阱中并且被配置为分别形成高电压MOS晶体管的源极和漏极；第二阱，呈现第二掺杂类型，第二阱相对于第一阱横向地布置以形成双极晶体管的基极；第二区域，呈现第一掺杂类型，第二区域被布置在第二阱中，以形成双极晶体管的发射极；以及第三区域，呈现第一掺杂类型，第三区域被布置在第二阱之下，并且第三区域与第二阱接触以形成双极晶体管的集电极。
[0008]根据一个或多个实施例，其中第一部分还包括：第四区域，呈现第二掺杂类型，第四区域相对于第二区域横向地布置在第二阱中，第四区域被配置为形成用于双极晶体管的基极的电接触插头；以及绝缘区域，在第二阱中，绝缘区域横向地将第四区域与第二区域分隔。
[0009]根据一个或多个实施例，其中绝缘区域是浅沟槽隔离，浅沟槽隔离具有的深度比第二区域的深度深，并且浅沟槽隔离具有的深度比第四区域的深度深。
[0010]根据一个或多个实施例，其中第一部分还包括：第三阱，呈现第一掺杂类型，第三阱被布置在第二阱的外围，并且第三阱与第三区域电接触；以及第五区域，呈现第一掺杂类型，第五区域被布置在第三阱中；其中第五区域和第三阱被配置为一起形成用于双极晶体管的集电极的电接触插头；以及另一绝缘区域，在第二阱中，另一绝缘区域横向地将第三阱
以及第五区域与第四区域分隔。
[0011]根据一个或多个实施例，其中另一绝缘区域是浅沟槽隔离，浅沟槽隔离具有的深度比第五区域的深度深，并且浅沟槽隔离具有的深度比第四区域的深度深。
[0012]根据一个或多个实施例，器件还包括低电压MOS晶体管，在衬底的与第一部分不同的第二部分中。
[0013]根据一个或多个实施例，其中第二部分包括：第四阱，呈现第一掺杂类型，第四阱与衬底电绝缘并且被配置为形成低电压MOS晶体管的沟道；以及两个第六区域，呈现第二掺杂类型，两个第六区域被布置在第四阱中并且被配置为分别形成低电压MOS晶体管的源极和漏极；其中，第一部分的第一阱和第一部分的第二阱的掺杂比第二部分的第四阱的掺杂低。
[0014]根据一个或多个实施例，其中双极晶体管是其中第一掺杂类型为N型掺杂并且第二掺杂类型为P型掺杂的NPN型；并且其中第三区域是被布置在第一阱以及第二阱与衬底之间的绝缘阱。
[0015]根据一个或多个实施例，其中双极晶体管是其中第一掺杂类型为P型掺杂并且第二掺杂类型为N型掺杂的PNP型；并且其中第三区域是衬底的被布置在第二阱之下的区域。
[0016]利用本公开的实施例，双极晶体管和高电压MOS晶体管的形成是在衬底的相同部分中实现的，亦即，该部分经历形成高电压MOS 晶体管的和形成双极晶体管的相同的一组处理。
附图说明
[0017]这些实施例的其他特征和优点将参考附图在下面的详细描述中出现，其中：
[0018]图1是在旨在形成高电压MOS晶体管的部分中集成NPN双极晶体管的第一步骤期间的微电子器件的示意截面视图，包括在半导体衬底中的有源区域的限定和分隔所述区域的电绝缘沟槽的形成；
[0019]图2是在集成NPN双极晶体管的第二步骤期间的图1的器件的示意截面视图，其中通过植入形成N掺杂绝缘植入物、N掺杂阱和 P掺杂阱，并且使得能够形成高电压MOS晶体管的阱以及双极晶体管的集电极和基极；
[0020]图3是在集成NPN双极晶体管的第三步骤期间的图2的器件的示意截面视图，其中在阱上形成掺杂区域以形成高电压MOS晶体管的源极和漏极以及发射极、基极的接触插头和双极晶体管的集电极的接触插头；
[0021]图4是图3的NPN双极晶体管的示意截面视图；
[0022]图5是包括形成在包括低电压MOS晶体管的部分中的NPN双极晶体管的微电子器件的示意截面视图；
[0023]图6呈现了电流增益，图4和5的双极晶体管分别注释为β
HV
和β
LV
；
[0024]图7是包括集成在包括高电压MOS晶体管的部分中的PNP双极晶体管的微电子器件的示意截面视图。
[0025]出于附图的可读性的原因，附图没有按比例绘制。此外，为了只显示有助于理解附图的元素，对附图进行了简化。
具体实施方式
[0026]双极晶体管和高电压MOS晶体管的形成是在衬底的相同部分中实现的，亦即，该部分经历形成高电压MOS晶体管的和形成双极晶体管的相同的一组处理。特别地，双极晶体管是在专用于形成高电压MOS晶体管的步骤期间产生的，并且不需要特定的步骤，尤其是不需要仅专用于双极晶体管的掩模或植入的步骤。
[0027]双极晶体管在旨在用于高电压MOS晶体管的部分中的集成反映在以下结构中：第一阱，掺杂有第一类型，该第一阱与衬底电绝缘，其中所述第一阱形成高电压MOS晶体管的沟道；两个第一区域，掺杂有与第一类型相对的第二类型，两个第一区域被布置在第一阱上并且分别形成高电压MOS晶体管的源极和漏极；第二阱，掺杂有第二类型，第二阱相对于第一阱横向地布置并且形成双极晶体管的基极；第二区域，掺杂有第一类型，第二区域被布置在第二阱上并且形成双极晶体管的发射极；以及第三区域，掺杂有第一类型，第三区域被布置在第二阱下并且形成双极晶体管的集电极。
[0028]根据其掺杂类型，形成双极晶体管的集电极的第三区域可以是掺杂有与衬底的掺杂类型相对的掺杂类型的区域，或者如果使用与衬底相同的类型掺杂集电极，则第三区域是衬底本身的区域。
[0029]有利的是，因为基极不与衬底的表面齐平，可以的是形成掺杂有第二类型的至少第四区域，第四区域相对于第二区域被横向地布置在第二阱上；所述第四区域形成用于双极晶体管基极的电接触插头。
[0030]最后本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种微电子器件，其特征在于，包括：衬底；高电压金属氧化物半导体晶体管，在所述衬底的第一部分中和/或在所述衬底的第一部分上；以及双极晶体管，在所述衬底的相同第一部分中和/或在所述衬底的相同第一部分上；其中所述第一部分包括：第一阱，呈现第一掺杂类型，所述第一阱与所述衬底电绝缘，并且被配置为形成所述高电压金属氧化物半导体晶体管的沟道；两个第一区域，呈现与所述第一掺杂类型相对的第二掺杂类型，所述两个第一区域被布置在所述第一阱中，并且被配置为分别形成所述高电压MOS晶体管的源极和漏极；第二阱，呈现所述第二掺杂类型，所述第二阱相对于所述第一阱横向地布置以形成所述双极晶体管的基极；第二区域，呈现所述第一掺杂类型，所述第二区域被布置在所述第二阱中，以形成所述双极晶体管的发射极；以及第三区域，呈现所述第一掺杂类型，所述第三区域被布置在所述第二阱之下，并且所述第三区域与所述第二阱接触以形成所述双极晶体管的集电极。2.根据权利要求1所述的微电子器件，其特征在于，所述第一部分还包括：第四区域，呈现所述第二掺杂类型，所述第四区域相对于所述第二区域横向地布置在所述第二阱中，所述第四区域被配置为形成用于所述双极晶体管的所述基极的电接触插头；以及绝缘区域，在所述第二阱中，所述绝缘区域横向地将所述第四区域与所述第二区域分隔。3.根据权利要求2所述的微电子器件，其特征在于，所述绝缘区域是浅沟槽隔离，所述浅沟槽隔离具有的深度比所述第二区域的深度深，并且所述浅沟槽隔离具有的深度比所述第四区域的深度深。4.根据权利要求2所述的微电子器件，其特征在于，所述第一部分还包括：第三阱，呈现所述第一掺杂类型，所述第三阱被布置在所述第二阱的外围，并且所述第三阱与所述第三...

【专利技术属性】
技术研发人员：R，
申请(专利权)人：意法半导体鲁塞公司，
类型：新型
国别省市：