整合肖特基二极管的沟槽MOS功率器件及其制造工艺制造技术

本发明专利技术涉及一种整合肖特基二极管的沟槽MOS功率器件，它包括N

【技术实现步骤摘要】
整合肖特基二极管的沟槽MOS功率器件及其制造工艺


[0001]本专利技术属于半导体
，具体地说是一种整合肖特基二极管的沟槽MOS功率器件及其制造工艺。

技术介绍

[0002]在开关电路应用中会并联一个二极管用于提升开关的恢复时间，常用MOS管和肖特基二极管并联来降低导通传播延迟、电流和电压振铃，但其体积和器件个数会占用较多的电路空间，同时也会产生更多的功耗。

技术实现思路

[0003]本专利技术的目的是克服现有技术中存在的不足，提供一种可以缩减电路的器件个数、有效保证开关的恢复效率并减少并联体内寄生二极管的导通损耗的整合肖特基二极管的沟槽MOS功率器件及其制造工艺。
[0004]按照本专利技术提供的技术方案，所述整合肖特基二极管的沟槽MOS功率器件，它包括N
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型硅衬底、栅极氧化层、屏蔽栅多晶硅、栅极导电多晶硅、P
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型体区、N+型源区、第一正面金属、掩蔽层、势垒合金、P
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型柱、第二正面金属与背面金属；在对应沟槽MOS功率器件一侧的N
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型硅衬底的正面开设有沟槽，在沟槽内设有栅极氧化层，在栅极氧化层内设有屏蔽栅多晶硅与栅极导电多晶硅，栅极导电多晶硅位于屏蔽栅多晶硅的上方，且栅极导电多晶硅与屏蔽栅多晶硅之间被栅极氧化层隔开，在所述沟槽外侧以及相邻沟槽之间设有经离子注入与退火形成的P
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型体区，在P
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型体区上方设有经离子注入与退火形成的N+型源区，在N+型源区上方设有第一正面金属，第一正面金属与所述P
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型体区导通；在对应肖特基二极管一侧的N
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型硅衬底的正面设有呈间隔设置的掩蔽层，位于中部位置的相邻掩蔽层之间的N
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型硅衬底的正面设有势垒合金，在对应势垒合金的两侧的相邻掩蔽层之间设有经离子注入与退火形成的P
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型柱，在势垒合金上设有第二正面金属；在N
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型硅衬底的背面设有背面金属。
[0005]作为优选，所述栅极导电多晶硅的宽度大于屏蔽栅多晶硅的宽度。
[0006]上述的整合肖特基二极管的沟槽MOS功率器件的制造工艺，该工艺包括以下步骤：S1、提供N
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型硅衬底；S2、对N
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型硅衬底的正面进行氧化，形成SiO2掩蔽层；S3、在SiO2掩蔽层上整体式沉积光刻胶，对沟槽MOS功率器件一侧的光刻胶进行光刻；S4、对沟槽MOS功率器件一侧的SiO2掩蔽层进行刻蚀后将光刻胶去除；S5、对沟槽MOS功率器件一侧的N
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型硅衬底进行沟槽刻蚀；S6、在肖特基二极管一侧的SiO2掩蔽层上沉积光刻胶，对光刻胶进行光刻；S7、对肖特基二极管一侧的SiO2掩蔽层进行刻蚀后将光刻胶去除；
S8、在沟槽内进行第一次栅极氧化层及多晶硅的淀积与回刻；S9、整体式沉积光刻胶，对沟槽位置的光刻胶进行光刻；S10、对栅极氧化层及多晶硅进行刻蚀后将光刻胶去除，形成屏蔽栅多晶硅；S11、在沟槽内进行第二次栅极氧化层及多晶硅的淀积与回刻，形成栅极导电多晶硅；S12、先进行整体式光刻胶沉积，然后对光刻胶进行光刻，最后进行P
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型导电离子注入；S13、整体式去除光刻胶后进行P
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区域退火，形成P
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型体区与P
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型柱；S14、整体式淀积SiO2势垒层；S15、在二氧化硅层上整体式沉积光刻胶，对肖特基二极管一侧的光刻胶进行光刻；S16、先对肖特基二极管一侧的二氧化硅层进行刻蚀，然后整体式去除光刻胶，最后进行整体式Ti金属势垒层淀积；S17、对肖特基二极管一侧的部分Ti势垒层进行炉管高温过程，形成Ti
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Si势垒合金；S18、对Ti金属势垒层进行整体式刻蚀；S19、整体式光刻胶沉积，对沟槽MOS功率器件一侧的光刻胶进行光刻；S20、对沟槽MOS功率器件一侧的SiO2势垒层进行刻蚀；S21、在沟槽MOS功率器件一侧进行N+导电离子注入；S22、整体式去除光刻胶；S23、对N+区域进行退火，形成N+型源区；S24、整体式光刻胶沉积，对开孔位置的光刻胶进行光刻；S25、进行孔刻蚀；S26、整体式去除光刻胶；S27、整体式淀积正面金属层；S28、先进行整体式光刻胶沉积，然后对光刻胶进行光刻，留下位于沟槽MOS功率器件一侧的部分光刻胶以及肖特基二极管一侧的部分光刻胶；S29、先对对正面金属层进行刻蚀，形成第一正面金属与第二正面金属，然后整体式去除光刻胶，最后对N
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型外延材料进行背面减薄；S30、整体式背面金属层淀积，形成背面金属，从而得到整合肖特基二极管的沟槽MOS功率器件成品。
[0007]本专利技术将高功效沟槽MOS与肖特基二极管集成并联在一个元胞里，缩减电路的器件个数，同时也集成双器件的功能，有效保证开关的恢复效率，减少了并联体内寄生二极管的导通损耗，也整体降低器件的应用成本。
附图说明
[0008]图1是步骤S1所提供的N
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型硅衬底的结构图。
[0009]图2是经过步骤S2处理后的结构图。
[0010]图3是经过步骤S3处理后的结构图。
[0011]图4是经过步骤S4处理后的结构图。
[0012]图5是经过步骤S5处理后的结构图。
[0013]图6是经过步骤S6处理后的结构图。
[0014]图7是经过步骤S7处理后的结构图。
[0015]图8是经过步骤S8处理后的结构图。
[0016]图9是经过步骤S9处理后的结构图。
[0017]图10是经过步骤S10处理后的结构图。
[0018]图11是经过步骤S11处理后的结构图。
[0019]图12是经过步骤S12处理后的结构图。
[0020]图13是经过步骤S13处理后的结构图。
[0021]图14是经过步骤S14处理后的结构图。
[0022]图15是经过步骤S15处理后的结构图。
[0023]图16是经过步骤S16处理后的结构图。
[0024]图17是经过步骤S17处理后的结构图。
[0025]图18是经过步骤S18处理后的结构图。
[0026]图19是经过步骤S19处理后的结构图。
[0027]图20是经过步骤S20处理后的结构图。
[0028]图21是经过步骤S21处理后的结构图。
[0029]图22是经过步骤S22处理后的结构图。
[0030]图23是经过步骤S23处理后的结构图。
[0031]图24是经过步骤S24处理后的结构图。
[0032]图25是经过步骤S25处理后的结构图。
[0033]图26是经过步骤S26处理后的结构图。
[0034]图27是经过步骤S27处理后的结构图。
[0035]图28是经过步骤S28处理后的结构图。
[0036]图29是经过步骤S29处理后的结构图。...

【技术保护点】

【技术特征摘要】
1.一种整合肖特基二极管的沟槽MOS功率器件，它包括N
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型硅衬底（1）、栅极氧化层（2）、屏蔽栅多晶硅（3）、栅极导电多晶硅（4）、P
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型体区（5）、N+型源区（6）、第一正面金属（7）、掩蔽层（8）、势垒合金（9）、P
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型柱（10）、第二正面金属（11）与背面金属（12）；其特征是：在对应沟槽MOS功率器件一侧的N
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型硅衬底（1）的正面开设有沟槽，在沟槽内设有栅极氧化层（2），在栅极氧化层（2）内设有屏蔽栅多晶硅（3）与栅极导电多晶硅（4），栅极导电多晶硅（4）位于屏蔽栅多晶硅（3）的上方，且栅极导电多晶硅（4）与屏蔽栅多晶硅（3）之间被栅极氧化层（2）隔开，在所述沟槽外侧以及相邻沟槽之间设有经离子注入与退火形成的P
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型体区（5），在P
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型体区（5）上方设有经离子注入与退火形成的N+型源区（6），在N+型源区（6）上方设有第一正面金属（7），第一正面金属（7）与所述P
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型体区（5）导通；在对应肖特基二极管一侧的N
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型硅衬底（1）的正面设有呈间隔设置的掩蔽层（8），位于中部位置的相邻掩蔽层（8）之间的N
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型硅衬底（1）的正面设有势垒合金（9），在对应势垒合金（9）的两侧的相邻掩蔽层（8）之间设有经离子注入与退火形成的P
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型柱（10），在势垒合金（9）上设有第二正面金属（11）；在N
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型硅衬底（1）的背面设有背面金属（12）。2.根据权利要求1所述的整合肖特基二极管的沟槽MOS功率器件，其特征是：所述栅极导电多晶硅（4）的宽度大于屏蔽栅多晶硅（3）的宽度。3.权利要求1所述的整合肖特基二极管的沟槽MOS功率器件的制造工艺，其特征是该工艺包括以下步骤：S1、提供N
‑
型硅衬底（1）；S2、对N
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型硅衬底（1）的正面进行氧化，形成SiO2掩蔽层（8）；S3、在SiO2掩蔽层（8）上整体式沉积光刻胶，对沟槽MOS功率器件一侧的光刻胶进行光刻；S4、对沟槽MOS功率器件一侧的SiO2掩蔽层（8）进行刻蚀后将光刻...

【专利技术属性】
技术研发人员：陈宏，张子敏，王宇澄，虞国新，
申请(专利权)人：无锡先瞳半导体科技有限公司，
类型：发明
国别省市：