一种沟槽栅半导体器件及其制造方法技术

本申请实施例提供一种沟槽栅半导体器件及其制造方法，沟槽栅半导体器件包括：第一衬底层、第一掺杂区、第二掺杂区、第一导电构件、第二导电构件、源极电极；还包括两个第三掺杂区，形成在所述第一衬底层上且对应位于第二导电构件的下方，所述第三掺杂区的掺杂类型均为第二掺杂类型，并且两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量的比值范围为0.9

【技术实现步骤摘要】
一种沟槽栅半导体器件及其制造方法


[0001]本公开涉及功率半导体器件
，并尤其涉及一种沟槽栅半导体器件及其制造方法。

技术介绍

[0002]随着电力电子系统的发展，功率半导体器件作为电能转换与功率应用的核心，被广泛应用于工业控制、电力传输、新能源等重要领域。作为功率半导体器件的重要组成部分，功率MOSFET(Metal
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Oxide
‑
SemiconductorField
‑
Effect Transistor,金属氧化物场效应晶体管)因其具有开关速度快、输入阻抗高、驱动功率小等优点，在功率转换领域起到重要的作用。功率MOSFET经历了从横向到纵向、从平面栅到沟槽栅的发展。作为其中一种功率MOSFET，沟槽栅MOSFET与平面栅MOSFET相比，因没有寄生JFET区、且随着工艺技术的进步，非常容易集成高密度元胞，因此具有更低的导通电阻，是中低压大功率MOS场效应管发展的主流结构。
[0003]但遗憾的是，现有沟槽栅MOSFET结构中，当器件在反偏时，栅槽角隅处的电场非常集中并且栅氧化层较薄，因此容易导致栅氧化层易受损或被击穿，从而影响器件耐压特性，可靠性差，容易失效。

技术实现思路

[0004]鉴于此，本申请实施例所要解决的技术问题在于，针对现有的沟槽栅MOSFET中栅氧化层容易击穿的问题，提供一种沟槽栅半导体器件及其制造方法，沟槽栅半导体器件耐性性能较好。
[0005]本申请实施例第一方面提供了一种沟槽栅半导体器件，包括：<br/>[0006]具有第一掺杂类型的第一衬底层；
[0007]形成在所述第一衬底层上方的具有第二掺杂类型的第一掺杂区；
[0008]形成在所述第一掺杂区部分区域上方的具有第一掺杂类型的第二掺杂区；
[0009]第一导电构件，由所述第一掺杂区的表面延伸到所述第一衬底层内，所述第一导电构件的周围形成第一绝缘层，以隔离所述第一导电构件与第一衬底层、第一掺杂区、第二掺杂区；
[0010]两个第二导电构件，由所述第一掺杂区的表面延伸到所述第一衬底层内且位于所述第一导电构件的相对两侧，所述第二导电构件的下表面低于所述第一导电构件的下表面，所述第二导电构件的周围形成第二绝缘层以隔离所述第二导电构件与第一衬底层、第一掺杂区；
[0011]源极电极，形成在所述第一掺杂区上方，所述源极电极分别与两个所述第二导电构件、第一掺杂区和第二掺杂区接触，所述源极电极与所述第一导电构件之间设有第四绝缘层；
[0012]两个第三掺杂区，形成在所述第一衬底层上且对应位于第二导电构件的下方，所
述第三掺杂区的掺杂类型均为第二掺杂类型，并且两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量的比值范围为0.9
‑
1.1。
[0013]可选的，所述第三掺杂区包括多个第一掺杂柱，多个所述第一掺杂柱沿纵向排列，相邻的两个所述第一掺杂柱的掺杂浓度相异或者相同；或者，
[0014]所述第三掺杂区包括一个第一掺杂柱。
[0015]可选的，所述第三掺杂区的掺杂浓度大于所述第一衬底层的掺杂浓度。
[0016]可选的，所述第三掺杂区的掺杂浓度与所述第一衬底层的掺杂浓度的差值与所述第一衬底层的掺杂浓度的比值范围为1％
‑
10％。
[0017]可选的，两个所述第三掺杂区的掺杂浓度相等，且所述第三掺杂区的掺杂浓度与所述第一衬底层的掺杂浓度的差值与所述第一衬底层的掺杂浓度的比值小于或等于5％。
[0018]可选的，所述半导体器件还包括第五掺杂区，所述第五掺杂区形成在所述第一导电构件的下方，所述第五掺杂区的掺杂类型均为第二掺杂类型。
[0019]可选的，所述第一衬底层包括第一子衬底层和第二子衬底层，所述第二子衬底层形成在所述第一子衬底层上方，并且所述第一子衬底层的上表面与所述第三掺杂区的上表面平齐。
[0020]可选的，所述半导体器件还包括具有第一掺杂类型的第二衬底层，所述第一衬底层形成在所述第二衬底层上方，所述第二衬底层的掺杂浓度大于所述第一衬底层；或者，
[0021]所述第二绝缘层的厚度大于所述第一绝缘层的厚度；或者，
[0022]两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量相等；或者，
[0023]所述第一掺杂类型为N型掺杂类型和P型掺杂类型其中之一，所述第二掺杂类型为另一种掺杂类型。
[0024]本申请实施例第二方面提供了一种沟槽栅半导体器件的制造方法，包括：
[0025]在具有第一掺杂类型的第一衬底层上形成两个第一保护沟槽；
[0026]在两个所述第一保护沟槽的底部进行掺杂，以对应获得具有第二掺杂类型的两个第三掺杂区，其中，两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量的比值范围为0.9
‑
1.1；
[0027]在两个所述第一保护沟槽的内壁上分别形成第二绝缘层；
[0028]在所述第二绝缘层内形成第二导电构件；
[0029]在两个所述第二导电构件之间的第一衬底层内形成栅极沟槽，所述栅极沟槽的深度小于所述第一保护沟槽的深度；
[0030]在所述栅极沟槽的内壁形成第一绝缘层；
[0031]在所述第一绝缘层内形成第一导电构件；
[0032]对所述第一导电构件与第二导电构件之间的第一衬底层上进行掺杂，以获得具有第二掺杂类型的第一掺杂区，所述第一掺杂区的深度小于所述栅极沟槽的深度；
[0033]在第一掺杂区的部分区域上进行掺杂，以获得具有第一掺杂类型的第二掺杂区；
[0034]在所述第一导电构件上方形成第四绝缘层；
[0035]形成源极电极，所述源极电极分别与所述第二导电构件、第一掺杂区和第二掺杂区接触。
[0036]可选的，在步骤在所述栅极沟槽的内壁形成第一绝缘层之前，还包括：
[0037]对所述栅极沟槽的底部进行掺杂，以获得具有第二掺杂类型的第五掺杂区。
[0038]可选的，在步骤形成源极电极之前，还包括：
[0039]在第四绝缘层上形成接触孔，所述接触孔用于使所述源极电极与所述第二导电构件接触。
[0040]可选的，在步骤在具有第一掺杂类型的第一衬底层上形成两个第一保护沟槽之前，还包括：
[0041]在第二衬底层的上方形成第一衬底层，所述第二衬底层的掺杂浓度大于所述第一衬底层。
[0042]本申请实施例第三方面提供了一种沟槽栅半导体器件的制造方法，包括：
[0043]在具有第一掺杂类型的第一子衬底层上进行掺杂，以获得具有第二掺杂类型的两个第三掺杂区，其中，两个所述第三掺杂区内的电荷量之和与位于两者之间的第一子衬底层内的电荷量的比值范围为0.9
‑
1.1；
[0044]在所述第一子衬底层上方形成具有第一掺杂类型的第二子衬底层；
[0045]去除部分所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽栅半导体器件，其特征在于，包括：具有第一掺杂类型的第一衬底层；形成在所述第一衬底层上方的具有第二掺杂类型的第一掺杂区；形成在所述第一掺杂区部分区域上方的具有第一掺杂类型的第二掺杂区；第一导电构件，由所述第一掺杂区的表面延伸到所述第一衬底层内，所述第一导电构件的周围形成第一绝缘层，以隔离所述第一导电构件与第一衬底层、第一掺杂区、第二掺杂区；两个第二导电构件，由所述第一掺杂区的表面延伸到所述第一衬底层内且位于所述第一导电构件的相对两侧，所述第二导电构件的下表面低于所述第一导电构件的下表面，所述第二导电构件的周围形成第二绝缘层以隔离所述第二导电构件与第一衬底层、第一掺杂区；源极电极，形成在所述第一掺杂区上方，所述源极电极分别与两个所述第二导电构件、第一掺杂区和第二掺杂区接触，所述源极电极与所述第一导电构件之间设有第四绝缘层；两个第三掺杂区，形成在所述第一衬底层上且对应位于第二导电构件的下方，所述第三掺杂区的掺杂类型均为第二掺杂类型，并且两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量的比值范围为0.9
‑
1.1。2.根据权利要求1所述的沟槽栅半导体器件，其特征在于，所述第三掺杂区包括多个第一掺杂柱，多个所述第一掺杂柱沿纵向排列，相邻的两个所述第一掺杂柱的掺杂浓度相异或者相同；或者，所述第三掺杂区包括一个第一掺杂柱。3.根据权利要求1所述的沟槽栅半导体器件，其特征在于，所述第三掺杂区的掺杂浓度大于所述第一衬底层的掺杂浓度。4.根据权利要求3所述的半导体器件，其特征在于，所述第三掺杂区的掺杂浓度与所述第一衬底层的掺杂浓度的差值与所述第一衬底层的掺杂浓度的比值范围为1％
‑
10％。5.根据权利要求4所述的沟槽栅半导体器件，其特征在于，两个所述第三掺杂区的掺杂浓度相等，且所述第三掺杂区的掺杂浓度与所述第一衬底层的掺杂浓度的差值与所述第一衬底层的掺杂浓度的比值小于或等于5％。6.根据权利要求1
‑
5任意一项所述的沟槽栅半导体器件，其特征在于，所述半导体器件还包括第五掺杂区，所述第五掺杂区形成在所述第一导电构件的下方，所述第五掺杂区的掺杂类型均为第二掺杂类型。7.根据权利要求1
‑
5任意一项所述的沟槽栅半导体器件，其特征在于，所述第一衬底层包括第一子衬底层和第二子衬底层，所述第二子衬底层形成在所述第一子衬底层上方，并且所述第一子衬底层的上表面与所述第三掺杂区的上表面平齐。8.根据权利要求1
‑
5任意一项所述的沟槽栅半导体器件，其特征在于，所述半导体器件还包括具有第一掺杂类型的第二衬底层，所述第一衬底层形成在所述第二衬底层上方，所述第二衬底层的掺杂浓度大于所述第一衬底层；或者，所述第二绝缘层的厚度大于所述第一绝缘层的厚度；或者，两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量相等；
或者，所述第一掺杂类型为N型掺杂类型和P型掺杂类型其中之一，所述第二掺杂类型为另一种掺杂类型。9.一种沟槽栅...

【专利技术属性】
技术研发人员：张艳旺，张子敏，钱振华，吴飞，
申请(专利权)人：无锡先瞳半导体科技有限公司，
类型：发明
国别省市：