包含复合集成电路结构的集成电路及其设计方法技术

一个多结构集成电路具有说明书集成电路中的复合结构共享的Ｉ／Ｏ缓冲器，通过将各别的结构的网目录和管脚－键合区分配明细表合并成一个总的网目录或多结构网目录，来实现对此多结构集成电路的设计。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

此专利技术涉及半导体集成电路的
，特别是集成电路的设计制造方法和用此方法生产的集成电路。
技术介绍
一个新半导体集成电路的产生包含以下过程。集成电路设计者首先从一些电路的功能叙述着手。通过这些描述或说明，设计者列出了一个结构网目录。这个网目录包含了一个电路元器件的明细表和一个元器件之间相互联系的明细表。结构网目录还包含一个具有其相关键合区的I/O缓冲器和它们与其他元器件之间相连接的明细表。接着设计者在网目录上运用电子设计自动化(EDA)工具来建立元器件的实体布局，如同它们将在集成电路芯片中出现一样。根据现今的半导体技术，并采用0.25微米的特征性尺寸，设计者能够在一个7mm见方的芯片上建立直至两百万个逻辑门和直至250个输入/输出(I/O)口。然而现在大多数的设计只包含大约50k到80k的逻辑门以及200个左右的输入/输出(I/O)口。一个0.25um结构的实体布局由一组约18到26个独特的掩模层组成，此信息被提供给制作掩模的场所，信息在这里为这个特殊结构产生一组玻璃掩模。接着将掩模组送到晶片制造场所，掩模组在这里被加工成一批20片左右的半导体晶片。当晶片完全被加工好后，就送去进行晶片电气测试，对不符合规格的芯片用墨水或其他方法作了记号表明不合格。经过检验的晶片接着被分割成了单独的芯片，每个芯片中含有一个集成电路。随后将这些芯片封装后按通常称作为终测的步骤进行电气测试。以晶片电气探针测试以及终测的结果为基础，修正设计及产生带有第二代掩模组的第二代结构也可能是必要的。与此设计和提及的原型试制工作相关联的费用是相当大的。有几个现在正在使用的方法，它们可以用来分担一些上述工作的成本。所谓的门阵列提供了一种分担成本的方法。现今，在一个典型的0.25微米的COMS工序中，一个掩模组可以有18到26个层次。在门阵列方法中，首先的三分之二掩模层对所有的设计而言都是共同的，唯有最后的三分之一掩模层对每个新设计而言才是独特的。采用此方法的好处是对每一种新的集成电路设计不必对首先的三分之二掩模层进行设计和制作新的，而且通过事先用共同的掩模加工晶片，并将部分加工过的晶片存储起来准备在最后三分之一掩模层中继续进行原型试制过程，可以缩短一个新设计的晶片制造时间。门阵列方法的缺点是由于基本的晶体管必须提前制作，所以它们都必须是标准的固定规格，因此失去了能在新电路设计的不同部位使用变化尺寸的晶体管及添加用户有特殊需要的电路元件的灵活性，这样就造成了集成电路的尺寸变大且功能降低。产生每个设计布局及个性化最后三分之一掩模层的工程成本，每个设计都要承担，且不能分担。采用此方法的另一个缺点是不能和常规设计的模块相结合，如模拟单元或者真正的静态的随机存取存储器模块(SRAM)。随着现在深入的亚微米处理技术中可达到的集成度的增加，几乎所有采用0.25微米技术或更高技术的设计都和一定数量的SRAM相结合。我们所知道另一个分担原型试制成本的方法是多方案晶片方式。在多方案方法中，几个方案或集成电路结构合并在一个掩模组中。每个结构都有它自己的键合区以及位于结构周边处的输入/输出缓冲器。在这种方法中，一定的实现成本由包括在同一个掩模组中的不同结构之间分担。如果不同的使用者在一个给定的掩模组中拥有不同的结构，那么掩模成本和晶片制造成本对每一个使用者来说都减少了。现在有不少组织正在进行多方案晶片程序。其中一个便是MOSIS，一个位于加利福尼亚州南部的非赢利组织。多方案晶片方法有一些缺点。例如，由于一个多方案芯片中的几个不同结构有它们自己独特的键合区，所以晶片层次的探针测试在生产环境中进行十分困难。晶片分割工序的复杂化造成了将这些结构装配到集成电路封装壳中的困难。在半导体晶片被分割成芯片时，整个的晶片必须在一个固定增量的指引下分割成小片。在多方案方法中，如果晶片上有10个不同尺寸的芯片结构，那么晶片在指引下的分割顾及了含有其中一个结构的小片，就会造成其他结构的损坏。同样，如果其中一个结构将投入生产，那么就需要制作一个仅包含此结构的新掩模组。成本的分担只有在原型试制阶段才有可能而非在生产阶段。因此，就需要一个能在单个的芯片上提供复合集成电路结构的集成电路设计，此芯片上的所有结构都能在晶片探针测试台上测试，且所有结构也都能安全通过晶片分割操作和封装操作，这样通过终测就提供了设计成本的完全分担。同时也需要一个在装配过程中允许任何数量的结构进入或不可进入经封装的器件的集成电路构造。同样需要生产这种集成电路构造的设计方法。
技术实现思路
本专利技术的一个目的是提供一个多结构集成电路芯片，它包含复合集成电路的结构和一组芯片中不同结构共享的键合区。本专利技术的一个目的是提供一个多结构集成电路，其中集成电路中的复合电路结构可以通过一组共享的键合区进行探针测试。本专利技术的进一步的目的是提供一个多结构集成电路芯片，它设置了其位置不在每个结构的周围，而是在芯片接近多结构芯片周边的区域里的键合区。本专利技术的进一步的目的是提供一个多结构集成电路芯片，当芯片被装配进集成电路封装壳中后，任何一个电路结构都能被接触到。本专利技术的进一步的目的是提供一种设计多结构集成电路的设计方法。本专利技术的进一步的目的是提供一种设计多结构集成电路的自动设计方法。本专利技术的进一步的目的是提供一种设计多结构集成电路芯片的自动设计方法，它不仅在原型试制期间提供成本分担而且也做好了生产准备。本专利技术的进一步的目的是提供一种设计多结构集成电路芯片的自动设计方法，它允许设计者自由地在集成电路芯片内部的每个结构上按规格改制独特的元件。本专利技术的目的及优点是通过产生一个多结构的网目录来获得的，这个网目录包含并且是一个独特结构网目录的组合，它在结构中共享I/O缓冲器。本专利技术的目的及优点是进一步通过使用多结构网目录和由此产生的掩模来获得的，用以加工半导体晶片来获得多结构集成电路芯片。半导体晶片最普通的是硅晶片，但也可以是其他半导体，如砷化镓，也可以是绝缘片上的半导体，如蓝宝石上的硅。一方面，本专利技术的方法是一个集成电路结构组的设计和布局的方法，该组结构合并在一个单独的集成电路芯片上。这组结构可以只包括2个结构，也可以包括10个或更多结构。在本专利技术的方法中，网目录是为结合在一单个的芯片上(也称之为小芯片)的该组结构中的每个结构准备的。每个结构网目录包括一个管脚-区域分配表，此管脚-区域分配表对于一个结构根据一对一的原则将标号的封装壳管脚分配到标号的键合区上。此管脚-区域分配表在芯片上仅有一个结构的情况下也能运用，这时该结构将有它自己的键合区和I/O缓冲器。在多结构集成电路芯片中，并不是每个独特结构都有它自己的I/O缓冲器和键合区的，但是它们有相应的输入、输出连接点，为了方便起见在文中把它们称作接口。通过计算机程序将独特结构的网目录合并成一个多结构网目录。这个多结构网目录包括一个管脚-区域分配表，此表将每个结构中标号的接口分别分配给标号的I/O缓冲器、给标号的键合区和给标号的封装壳管脚。在多结构网目录中，除了独特结构网目录外还包括通过共享的双向输入/输出缓冲器进入这些结构的措施，还包括了在一个时间点只能有一个结构的输出的逻辑。接着将EDA工具运用到多结构网目录上以生成掩模布局。在掩模制作设备中用掩模布局来产生一个掩模组，此掩模组用来加工硅本文档来自技高网...

【技术保护点】
一个集成电路芯片，其特征在于，所述集成电路芯片包括：至少两个集成电路结构，每个结构都通过一个相应的结构能动信号来使其能动或非能动；双向Ｉ／Ｏ缓冲器；以及输出控制逻辑；其中至少有一个所述Ｉ／Ｏ缓冲器与所述至少两个结构相连，用以 向那里传送输入信号，且其中所述至少一个Ｉ／Ｏ缓冲器通过所述输出控制逻辑来连接，这样所述输出控制逻辑允许所述至少一个Ｉ／Ｏ缓冲器输出一个输出信号，这个所述输出信号必须来自于活动的结构。

【技术特征摘要】
US 2001-7-24 09/912,5881.一个集成电路芯片，其特征在于，所述集成电路芯片包括至少两个集成电路结构，每个结构都通过一个相应的结构能动信号来使其能动或非能动；双向I/O缓冲器；以及输出控制逻辑；其中至少有一个所述I/O缓冲器与所述至少两个结构相连，用以向那里传送输入信号，且其中所述至少一个I/O缓冲器通过所述输出控制逻辑来连接，这样所述输出控制逻辑允许所述至少一个I/O缓冲器输出一个输出信号，这个所述输出信号必须来自于活动的结构。2.如权利要求1所述的集成电路芯片，其特征在于，其中所述至少两个结构的每个结构都有多个输入口、至少一个输出口以及一个对所述至少一个输出口的每个输出口相联系的输出实现口，其中所述至少一个I/O缓冲器与所述至少两个结构的每一个结构中的至少一个输入口相连。3.如权利要求1所述的集成电路芯片，其特征在于，其中所述控制逻辑包括输出实现控制逻辑，用以接收来自一个结构的输出实现口的输出实现信号，和用以接收所述结构的相应结构能动信号，还可在只有所述结构是一个能动结构时，输出所述输出实现信号给所述至少一个I/O缓冲器。4.如权利要求3所述的集成电路芯片，其特征在于，其中所述输出控制逻辑还包括输出选择逻辑，用以接收来自所述至少两个...

【专利技术属性】
技术研发人员：洪约瑟，
申请(专利权)人：弗吉尔知识产权集团，
类型：发明
国别省市：US[美国]