半导体器件及其制造方法技术

一种半导体器件，其中包括：构成形成于半导体基片中的晶体管的第一和第二杂质扩散区；形成在该半导体基片上的第一绝缘膜；形成在第一杂质扩散区之上的第二绝缘膜中的第一孔；形成在第一孔中并且由金属膜所制成第一导电插塞；形成在第二杂质扩散区之上的第一绝缘膜中的第二孔；第二导电插塞，其形成在第一孔中并且由与金属膜不同的难以氧化的导电材料所制成；以及电容器，其包括连接到第二导电插塞的上表面的下电极、由铁电材料和高电介质材料所形成的绝缘膜以及上电极。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及一种具有用于连接电容器和导电图像的导电插塞的。
技术介绍
构成当前大规模生产的FeRAM(铁电随机存取存储器)的铁电电容器具有这样的结构，使得线路被连接到下电极和上电极，即平面结构。在具有平面结构的铁电电容器中，下电极的接触区域被形成为从铁电薄膜的侧面凸起。对应于FeRAM的较高集成度的需求，现在正在开发一种能够减小存储单元面积的具有叠层结构的电容器。该叠层结构是这样一种结构，其中导电插塞被连接到该铁电电容器的下电极的下表面。接着，参照图1A、1B和1C描述形成具有叠层结构的电容器。首先，将在下文中描述为获得图1中所示的结构所需的步骤。MOS晶体管102形成在一个半导体基片101上，然后形成用于覆盖该MOS晶体管102的第一层间绝缘膜103。该MOS晶体管102形成在由元件隔离层104所包围的阱区105中。每个MOS晶体管102具有隔着栅绝缘膜102a形成在硅基片101上的栅极102b以及作为形成在该阱区(well region)105中的栅极102b的两侧上的源极/漏极的杂质扩散区102c。并且用于在杂质扩散区102c中形成高浓度的杂质区102d的绝缘侧壁106形成在栅极102b的两侧上。第一接触孔103a形成在MOS晶体管102的一个杂质扩散区102c上的第一层间绝缘膜103中，然后第一接触塞107被分别埋在第一接触孔103a中。构成第一接触塞107的材料与构成不连接到电容器的下电极的其它接触塞(未示出)的材料相同。例如，在日本专利申请公告(公开)2001-44376中，连接到电容器的下电极的接触塞和不连接到电容器的下电极的接触塞通过相同的步骤由钨或多晶硅所形成。然后，第一金属膜108，铁电膜109和第二金属膜110顺序形成在第一接触塞107的第一层间绝缘膜103。然后，如图1B中所示，通过使用硬掩膜，连续地对第一金属膜108、铁电膜109和第二金属膜110构图，从而第一金属膜108被形成为电容器111的下电极108a，铁电膜109被形成为电容器111的铁电膜109a，并且第二金属膜110被形成为电容器111的上电极110a。在这种情况中，该电容器111是叠层型电容器，并且下电极108a通过下层的第一接触塞107连接到MOS晶体管102的一个杂质扩散区102c。然后，如图1C中所示，电容器保护膜112形成在电容器111和第一层间绝缘膜103上，然后第二层间绝缘膜113形成在电容器保护膜112上。然后，通过光刻方法对第二层间绝缘膜113、电容器保护膜112和第一层间绝缘膜103进行构图，使第二接触孔113a形成在MOS晶体管102的其它杂质扩散区102c上。然后，第二接触塞114形成在第二接触孔113a中。该第二接触塞114被形成以连接形成在第二接触塞114上的位线(未示出)，以及杂质扩散区102c。同时，在许多情况中，FeRAM与逻辑半导体器件混合安装。作为混合有FeRAM和逻辑电路的嵌入器件，存在有需要认证的与安全相关的芯片和用于局域自治团体(local self-governing body)中的IC卡。在逻辑半导体器件中，钨插塞被用作为连接下层导电图案和上层导电图案的插塞，另外钨插塞的阻值被用作为用于设计该电路的调剂参数(spice parameter)。相应地，在利用到目前为止所累积的电路设计资源和减少开发人员的时间和成本的意义上来说，嵌入逻辑电路的FeRAM需要该钨插塞。通过这种方式，在含氧环境下需要例如结晶退火、恢复退火等等这样的各种热处理，以形成该铁电电容器。一般来说，在60秒的时间内在750℃的温度下执行RTA(快速热退火)作为用于使该铁电膜结晶的退火。从而，在形成电容器之后，在650℃的温度下执行60分钟的铁电膜的薄膜质量恢复退火。在此，如图1B和1C中所示，如果钨插塞被用作为直接形成在电容器111的下电极108a下方的第一接触塞107，则该接触塞在含氧环境下的退火处理中，钨插塞被以非常高的速度氧化。当钨插塞开始氧化时，这种氧化在整个插塞上扩散。因此，容易出现下电极接触不良的情况，从而导致FeRAM器件的成品率降低。这种钨插塞的氧化还在日本专利公告(公开)平10-303398中提出。为了通过防止钨插塞的氧化而保持正常的接触，电容器在退火处理中的加热温度必须大大降低。因此，在铁电电容器的性能方面的改进与在钨插塞的接触性能方面的改进之间存在取舍关系。如上文所述，在电容器111和第二层间绝缘膜113形成之后，用于连接位线和杂质扩散区的第二接触孔113a被打开。因为，如果用于位线连接的第二接触孔与第一接触孔103a同时形成在第一层间绝缘膜103中，则在形成电容器之后，形成在第二接触孔中的钨插塞的上表面被暴露然后氧化。但是，图1C中所示的第二接触孔113a高宽比随着FeRAM的进一步小型化而增加。因此，用于形成第二接触孔113a的蚀刻技术应当被改进，该蚀刻技术即在把钨埋在第二接触孔113a等等中之前形成作为下层的胶体层。
技术实现思路
本专利技术的一个目的是提供一种能够提高直接形成在电容器下电极的下方的接触塞的成品率并且促进其它接触塞的半导体器件，及其制造方法。通过提供一种半导体器件可以克服上述问题，其中包括构成形成于半导体基片中的晶体管的第一和第二杂质扩散区；形成在该半导体基片上的第一绝缘膜；形成在第一杂质扩散区之上的第二绝缘膜中的第一孔；形成在第一孔中并且由金属膜所制成第一导电插塞；形成在第二杂质扩散区之上的第一绝缘膜中的第二孔；第二导电插塞，其形成在第一孔中并且由与金属膜不同的难以氧化的导电材料所制成；以及电容器，其包括连接到第二导电插塞的上表面的下电极、由铁电材料和高电介质材料所形成的绝缘膜以及上电极。并且，上述问题可以通过提供一种半导体器件制造方法而克服，其中包括如下步骤形成具有形成于半导体基片中的第一和第二杂质扩散区的晶体管；形成覆盖在半导体基片上的晶体管的第一绝缘膜；在第一杂质扩散区上的第一绝缘膜中形成第一孔；在第一孔中形成由金属膜所制成的第一导电插塞；在第二杂质扩散区上的第一绝缘膜中由与该金属膜不同的难以氧化的导电材料所制成的第二导电插塞；在第二导电插塞和第一绝缘膜上顺序地形成第一导电膜、由铁电材料和高电介质材料的任何一种材料所制成绝缘膜、以及第二导电膜；以及通过对第二导电膜、绝缘膜、以及第一导电膜进行构图而在第二导电插塞上形成电容器。根据本专利技术，构成直接形成在该电容器的下电极下方的导电插塞的导电材料由比其它导电插塞的金属更难氧化的材料所形成。例如，刚好形成在该电容器下方的导电插塞由掺杂硅和氧化物导电材料中的任何一种所制成，并且其它导电插塞由含钨的膜所形成。在作为该电容器的下电极的导电膜形成在由掺杂硅或氧化物导电材料所制成的导电插塞上的情况下，直接形成在该电容器下方的导电插塞难以通过在含氧环境中退火而被氧化。因此，该导电插塞使得电容器与杂质扩散区之间良好连接，并且提高该器件的成品率。并且，不刚好形成在该电容器下方的其它导电插塞由金属膜所形成，该金属膜具有比掺杂硅或氧化物导电材料的导电率更小的导电率，以适当地减小电阻。因此，该常规的设计规则可以应用于该逻辑电路和数位信号。在该情况中，当执行构成电容器的铁电膜的结晶退火或形成电容器之后的氧退火时本文档来自技高网...

【技术保护点】
一种半导体器件，其中包括： 构成形成于半导体基片中的晶体管的第一和第二杂质扩散区； 形成在该半导体基片上的第一绝缘膜； 形成在第一杂质扩散区之上的第二绝缘膜中的第一孔； 形成在第一孔中并且由金属膜所制成第一导电插塞； 形成在第二杂质扩散区之上的第一绝缘膜中的第二孔； 第二导电插塞，其形成在第一孔中并且由与金属膜不同的难以氧化的导电材料所制成；以及 电容器，其包括连接到第二导电插塞的上表面的下电极、由铁电材料和高电介质材料所形成的绝缘膜以及上电极。

【技术特征摘要】
JP 2002-1-8 001675/20021.一种半导体器件，其中包括构成形成于半导体基片中的晶体管的第一和第二杂质扩散区；形成在该半导体基片上的第一绝缘膜；形成在第一杂质扩散区之上的第二绝缘膜中的第一孔；形成在第一孔中并且由金属膜所制成第一导电插塞；形成在第二杂质扩散区之上的第一绝缘膜中的第二孔；第二导电插塞，其形成在第一孔中并且由与金属膜不同的难以氧化的导电材料所制成；以及电容器，其包括连接到第二导电插塞的上表面的下电极、由铁电材料和高电介质材料所形成的绝缘膜以及上电极。2.根据权利要求1所述的半导体器件，其中构成第二导电插塞的导电材料是掺杂硅和氧化物导电材料中的一种。3.根据权利要求2所述的半导体器件，其中该氧化物导电材料是硅金属氧化物和掺杂氧化物半导体中的一种。4.根据权利要求3所述的半导体器件，其中由金属氮化物和金属硅化物的组合物之一所制成的接触层形成在由氧化物导电材料所制成的第二导电插塞和第二杂质扩散区之间。5.根据权利要求1所述的半导体器件，其中该金属膜包含物。6.根据权利要求1所述的半导体器件，其中进一步包括形成在半导体基片中的第三杂质扩散区；形成在第三杂质扩散区上的第一绝缘膜中的第三孔；以及形成在第三孔中并且由与该金属膜相同材料所制成的第三导电插塞。7.根据权利要求6所述的半导体器件，其中进一步包括形成在电容器和第一绝缘膜上的第二绝缘膜；形成在第三导电插塞上的第二绝缘膜中的第四孔；以及形成在第四孔中并且连接到第三导电插塞的第四导电插塞。8.根据权利要求6所述的半导体器件，其中第三绝缘膜形成在电容器和第一绝缘膜上；第三孔形成在第一绝缘膜和第三绝缘膜中；以及在第三孔中的第三导电插塞形成为具有从第三绝缘膜暴露出来的高度。9.根据权利要求1所述的半导体器件，其中进一步包括形成在电容器和第一绝缘膜上的第二绝缘膜；形成在第一导电插塞上的第二绝缘膜中的第五孔；以及形成在第五孔中并且连接到第一导电插塞的第五导电插塞。10.根据权利要求1所述的半导体器件，其中第二绝缘膜形成在电容器和第一绝缘膜上；第一孔形成在第一绝缘膜和第二绝缘膜中；以及在第一孔中的第一导电插塞形成为具有从第二绝缘膜暴露出来的高度。11.根据权利要求7所述的半导体器件，其中第六孔形成在电容器的上电极上的第二绝缘膜中；以及通过第六孔电连接到上电极的布线形成在第二绝缘膜上。12.根据权利要求1所述的半导体器件，其中一个防氧化膜形成在第一孔周围的第一绝缘膜上并且在该电容器下方。13.根据权利要求6所述的半导体器件，其中第一和第二杂质扩散区形成在半导体基片的存储单元区域中，以及...

【专利技术属性】
技术研发人员：彦坂幸信，伊藤昭男，高井一章，齐藤丈靖，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]