用于制造晶体管的方法及相应设备技术

本公开涉及用于制造晶体管的方法及相应设备。一种具有两个竖直栅极的MOS晶体管(TS)包括：具有第一导电类型的半导体衬底区域(ZS)，该半导体衬底区域通过在第一方向(X)上延伸的两个第一平行沟槽(GT1，GT2)与该衬底(SUB)的其余部分分隔开；隔离栅极区(G12，G21)，该隔离栅极区位于该衬底区域(ZS)的每个侧面上以及在该相应沟槽的底部的一部分上并且形成这两个竖直栅极；至少一个栅极连接区，该至少一个栅极连接区电连接这两个竖直栅极(G12，G21)；第一掩埋区(CTR)，该第一掩埋区位于具有第二导电类型的该衬底区域(ZS)下方并且形成该晶体管的第一导电电极；以及具有该第二导电类型的第二区(DP)，该第二区位于该衬底区域(ZS)的表面附近并且形成该晶体管(TS)的第二导电电极。第二导电电极。第二导电电极。

【技术实现步骤摘要】
用于制造晶体管的方法及相应设备
[0001]本申请是申请日为2017年3月13日、申请号为201710146962.1、专利技术名称为“用于制造晶体管的方法及相应设备”的申请的分案申请。


[0002]实施例和实施模式涉及存储器，并且更具体地涉及用于制造晶体管的方法及相应设备。

技术介绍

[0003]电阻式存储器(例如相变存储器PCM或基于氧化物的随机存取存储器OxRAM)通常包括存储器点，每个存储器点具有选择晶体管和能够存储逻辑数据的存储器单元，并且这些存储器点沿存储器平面中的行和列分布在矩阵中。通过选择晶体管并且经由沿存储器平面的行的字线和沿存储器平面的列的位线来访问存储器单元。
[0004]电阻式存储器技术在许多方面是有前景的，特别是在密度方面，因为结合在后段制程BEOL互连层内的存储器单元可以叠加在形成在半导体衬底之中和之上的选择晶体管上方，与“常规”非易失性存储器(例如EEPROM或NAND闪存)形成对比，在常规存储器单元中，存储器单元通常也形成在半导体衬底之中和之上。
[0005]因此，在电阻式存储器存储器点的紧凑性方面的限制是由选择晶体管占据的面积。
[0006]在这一点上，在公开号为3023647A1的法国专利申请中，已经提出了形成比平面晶体管更紧凑的竖直栅极选择晶体管。然而，在这种配置中，竖直栅极可能在相邻晶体管中引入寄生导电沟道的形成，从而当访问存储器单元时引起误差。对面向栅极面的区进行掺杂可能限制这种寄生导电沟道的形成。
[0007]然而，电阻式存储器单元可能需要特别大的电流来写入数据。

技术实现思路

[0008]根据实施模式和实施例，提出了一种将两个相邻竖直选择晶体管隔离开的解决方案，从而特别地允许更多的电流被灌入选择晶体管并且使选择晶体管占据的面积最小化。
[0009]根据第一方面，提出了一种用于制造具有两个竖直栅极的MOS晶体管的方法，该方法包括：
[0010]‑
在具有第一导电类型的半导体衬底中制造具有第二导电类型的第一掩埋区，以便形成该晶体管的第一导电电极；
[0011]‑
在该半导体衬底中直至该第一掩埋区蚀刻出在第一方向上延伸且界定衬底区域的两个第一平行沟槽；
[0012]‑
在该衬底区域的每个侧面上以及在相应沟槽的底部的一部分上形成隔离区，该隔离区包括栅极材料以便形成两个竖直栅极；
[0013]‑
在这两个栅极区之间制作导电连接；
[0014]‑
在该衬底区域的表面上形成第二区，该第二区具有第二导电类型以便形成该晶体管的第二电极。
[0015]由此，在该衬底区域的每个侧面上形成两个竖直栅极允许仅具有一个有用竖直栅极的典型晶体管的电流的基本上两倍多的电流灌入根据这一方面制造的MOS晶体管中。
[0016]此外，这些竖直栅极位于沟槽的底部的一部分上的事实是指：沟槽的底部的另一部分没有被栅极材料覆盖，由此留下有利的可能性使得将每个栅极与潜在的其他邻近栅极区电隔离开。
[0017]根据一个实施模式，这两个第一沟槽的宽度大于其深度，并且形成这些栅极区包括：在该衬底区域上并在这些沟槽中沉积栅极氧化物和栅极材料；以及各向异性地蚀刻该栅极材料和该栅极氧化物直到该衬底区域的表面和相应沟槽的底部的另一部分不被覆盖。
[0018]根据一个实施模式，在这两个栅极区之间制造该导电连接包括形成两个第二平行沟槽，这两个第二平行沟槽的深度大于其宽度，在垂直于该第一方向的第二方向上延伸，并且这两个第二平行沟槽填充有该栅极材料并且位于该晶体管的任一侧上。
[0019]这些实施模式一方面允许晶体管的栅极与可能的邻近结构隔离开，并且另一方面允许承载比仅包括一个栅极的常规晶体管更多的电流。
[0020]此外，经由沟槽形成衬底区域和栅极区容易被适配成同时制造沿平面的两个方向安排的多个晶体管。
[0021]由此，这些晶体管在非易失性存储器(例如电阻式非易失性存储器)的选择晶体管的容量方面特别有利。
[0022]为此，还提出了一种用于制造集成电路的方法，该集成电路包括具有存储器点的非易失性存储器，每个存储器点包括叠加在选择晶体管上方的存储器单元，其中，选择晶体管通过以上定义的方法制造。
[0023]根据一个实施模式，该导电连接是在一组共享其竖直栅极的选择晶体管的任一侧上制造的，并且这些选择晶体管被并排地安排在第一方向上。
[0024]该方法另外可以包括形成在第一方向上延伸的金属迹线，这些金属迹线通过竖直过孔电连接至这些导电连接。
[0025]根据一个实施模式，制造选择晶体管包括形成浅沟槽隔离，这些浅沟槽隔离沿第一方向将第二区的单独地属于每个选择晶体管的这些部分单独地隔离开。
[0026]有利地，存储器单元是电阻式存储器单元。
[0027]根据另一方面，提出了一种集成电路，该集成电路包括至少一个具有两个竖直栅极的MOS晶体管，该MOS晶体管包括：具有第一导电类型的半导体衬底区域，该半导体衬底区域通过在第一方向上延伸的两个第一平行沟槽与衬底的其余部分分隔开；隔离栅极区，该隔离栅极区位于衬底区域的每个侧面上以及在相应沟槽的底部的一部分上并且形成这两个竖直栅极；至少一个栅极连接区，该至少一个栅极连接区电连接这两个竖直栅极；第一掩埋区，该第一掩埋区位于具有第二导电类型的衬底区域下方并且形成该晶体管的第一导电电极；以及具有该第二导电类型的第二区，该第二区位于该衬底区域的表面附近并且形成该晶体管的第二导电电极。
[0028]有利地，在垂直于该第一方向的第二方向上所测量的该沟槽的底部的该部分的大小小于在该第二方向上所测量的该沟槽的底部的大小的一半。
[0029]有利地，这两个第一沟槽的宽度大于其深度。
[0030]根据一个实施例，该至少一个栅极连接区包括深度大于宽度的第二沟槽，并且该第二沟槽在垂直于第一方向的第二方向上延伸。
[0031]像这种晶体管在非易失性存储器设备(例如电阻式非易失性存储器设备)中特别有利，该设备可以由此包括安排在形成于半导体衬底之中和之上的存储器平面中的矩阵中的存储器点，该矩阵的行在第一方向上延伸且该矩阵的列在垂直于第一方向的第二方向上延伸，每个存储器点包括叠加在具有两个竖直栅极的MOS晶体管上方的存储器单元，该MOS晶体管形成选择晶体管。
[0032]有利地，位于面向属于同一列且属于相邻行的两个选择晶体管的对应衬底区域的侧面上的这些隔离栅极区位于同一个第一沟槽中并且在此第一沟槽的底部彼此远离。
[0033]根据一个实施例，电连接两个竖直栅极的栅极连接区位于属于同一行的一组晶体管的任一侧上。
[0034]该设备可以包括将属于同一组的选择晶体管的第二区分隔开的浅沟槽隔离。
[0035]该设备可以包括在第一方向上延伸的字线，并且这些字线通过竖直过孔电连接至这些栅极连接区。
[0036]有利地，存储器单元是电阻式存储器单元。
[0037]一种本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：具有两个竖直栅极的多个MOS晶体管，包括：半导体衬底的衬底区域，掺杂为第一导电类型，并且具有通过在第一方向上延伸的两个第一平行沟槽限定的侧面；隔离栅极区，位于所述衬底区域的每个侧面上以及在所述两个第一平行沟槽的对应沟槽的底部的一部分上，以形成所述两个竖直栅极；栅极连接区，电连接所述两个竖直栅极；第一掩埋区，位于所述衬底区域下方并且掺杂为第二导电类型，以形成每个MOS晶体管的第一导电电极；多个第二区，掺杂为所述第二导电类型，并且位于所述衬底区域的表面处，以形成所述多个MOS晶体管的第二导电电极；以及沟槽隔离区，位于所述衬底区域的表面处并且延伸到所述衬底区域中，其中每个沟槽隔离区位于所述衬底区域中的两个所述第二区之间。2.根据权利要求1所述的集成电路，其中在垂直于所述第一方向的第二方向上所测量的对应沟槽的所述底部的所述部分的大小小于在所述第二方向上所测量的对应沟槽的所述底部的大小的一半。3.根据权利要求1所述的集成电路，其中所述两个第一平行沟槽中的每个沟槽所具有的宽度大于深度。4.根据权利要求1所述的集成电路，其中所述栅极连接区包括深度大于宽度的第二沟槽，并且所述第二沟槽在垂直于所述第一方向的第二方向上在所述两个第一平行沟槽之间延伸。5.根据权利要求1所述的集成电路，还包括：多个存储器单元，叠加在具有两个竖直栅极的所述多个MOS晶体管之上，其中每个MOS晶体管被电连接到一个存储器单元，并起到选择晶体管的作用。6.根据权利要求5所述的集成电路，其中被电连接的所述MOS晶体管与存储器单元形成存储器点，并且其中所述存储器点是安排在矩阵中的多个存储器点中的一个存储器点，所述矩阵的行在所述第一方向上延伸且所述矩阵的列在垂直于所述第一方向的第二方向上延伸。7.根据权利要求6所述的集成电路，其中位于面向属于同一列且属于相邻行的两个选择晶体管的相应衬底区域的所述侧面上的所述隔离栅极区位于所述两个第一平行沟槽的同一沟槽中，并且在所述同一沟槽的底部彼此相距一距离。8.根据权利要求6所述的集成电路，其中电连接所述两个竖直栅极的栅极连接区位于属于同一行的一组选择晶体管的任一侧上。9.根据权利要求8所述的集成电路，其中浅沟槽隔离将同一组的所述选择晶体管的所述第二区分隔开。10.根据权利要求6所述的集成电路，还包括在所述第一方向上延伸的字线，并且所...

【专利技术属性】
技术研发人员：P，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：