半导体存储器件制造技术

一种半导体存储器件包括：第一导线，布置在衬底上并在第一方向上平行地延伸，第一导线中的每一个包括彼此相对的第一端部和第二端部，第一方向平行于衬底的顶表面；第一选择晶体管，分别连接到第一导线的第一端部；以及第二选择晶体管，分别连接到所述第一导线的第二端部。第一选择晶体管中的每一个可以包括第一栅极宽度。所述第二选择晶体管中的每一个可以具有小于第一栅极宽度的第二栅极宽度。具有小于第一栅极宽度的第二栅极宽度。具有小于第一栅极宽度的第二栅极宽度。

【技术实现步骤摘要】
半导体存储器件
[0001]相关申请的交叉引用
[0002]本申请要求于2020年6月15日向韩国知识产权局提交的韩国专利申请No.10
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2020
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0072485和于2020年12月22日向韩国知识产权局提交的韩国专利申请No.10
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2020
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0181275的优先权，这两个韩国专利申请的标题均为“半导体存储器件”，其通过引用整体并入本文。


[0003]实施例涉及一种半导体存储器件。

技术介绍

[0004]通常，半导体存储器件被分为易失性存储器件和非易失性存储器件。易失性存储器件在其电源中断时会丢失其存储的数据，并且动态随机存取存储(DRAM)器件和静态随机存取存储(SRAM)器件是易失性存储器件的典型示例。相反，非易失性存储器件即使在其电源中断时仍保留其数据，并且可编程只读存储(PROM)器件、可擦除PROM(EPROM)器件、电EPROM(EEPROM)器件和闪存器件是非易失性存储器件的典型示例。

技术实现思路

[0005]实施例涉及一种半导体存储器件，包括：第一导线，设置在衬底上并在第一方向上平行地延伸，所述第一导线中的每一个包括彼此相对的第一端部和第二端部，所述第一方向平行于所述衬底的顶表面；第一选择晶体管，分别连接到第一导线的第一端部；以及第二选择晶体管，分别连接到所述第一导线的第二端部。第一选择晶体管中的每一个可以包括第一栅极宽度。所述第二选择晶体管中的每一个可以具有小于第一栅极宽度的第二栅极宽度。
[0006]实施例还涉及一种半导体存储器件，包括：单元阵列部，布置在外围电路部上。单元阵列部可以包括：第一导线，在第一方向上延伸，并在与第一方向交叉的第二方向上彼此间隔开；第二导线，设置在第一导线上并在第二方向上延伸，并且在所述第一方向上彼此间隔开；以及存储单元，分别设置在第一导线与第二导线之间。外围电路部可以包括：第一选择晶体管，布置在衬底上并连接到第一导线；以及第二选择晶体管，布置在衬底上并连接到所述第二导线。第一选择晶体管中的每一个可以包括第一栅极宽度。第二选择晶体管中的每一个可以具有与第一栅极宽度不同的第二栅极宽度。
[0007]实施例还涉及一种半导体存储器件，包括：第一导线，设置在衬底上并在第一方向上延伸；第二导线，设置在第一导线上并在与第一方向交叉的第二方向上延伸；第三导线，设置在第二导线上并在第一方向上延伸；第四导线，设置在第三导线上并在第二方向上延伸；以及第一选择区域、第二选择区域、第三选择区域和第四选择区域，设置在衬底上并分别连接到第一导线至第四导线。第一选择区域和第三选择区域可以在第一方向上彼此间隔开。第二选择区域和第四选择区域可以在第二方向上彼此间隔开，并且具有在第一方向上
伸长的形状。第一选择区域的面积可以与第三选择区域的面积不同，或者第二选择区域的面积可以与第四选择区域的面积不同。
附图说明
[0008]通过参考附图详细描述示例实施例，特征对于本领域技术人员将变得显而易见，在附图中：
[0009]图1是示意性地示出根据示例实施例的半导体存储器件的框图。
[0010]图2是示出根据示例实施例的半导体存储器件的存储区域的示意性电路图。
[0011]图3是示出根据示例实施例的半导体存储器件的存储区域的一部分的电路图。
[0012]图4A是示出根据示例实施例的半导体存储器件的透视图。
[0013]图4B是沿图4A的线IA
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IA
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截取的截面图。
[0014]图5A是示出根据示例实施例的外围电路部的平面图。
[0015]图5B是沿图5A的线IB
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IB
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和IC
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IC
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截取的截面图。
[0016]图5C是沿图5A的线ID
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ID
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截取的截面图。
[0017]图5D是沿图5A的线ID
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截取的截面图。
[0018]图6A是示出根据示例实施例的外围电路部的平面图。
[0019]图6B是沿图6A的线ID
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和IF
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截取的截面图。
[0020]图7A是示出根据示例实施例的外围电路部的平面图。
[0021]图7B是沿图7A的线IB
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和IC
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截取的截面图。
[0022]图7C是沿图7A的线ID
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、IE
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截取的截面图。
[0023]图8A是示出根据示例实施例的外围电路部的平面图。
[0024]图8B是沿图8A的线ID
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ID
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、IE
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截取的截面图。
[0025]图9A是沿图8A的线IB
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截取的截面图。
[0026]图9B是沿图8A的线ID
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截取的截面图。
[0027]图10A是示出根据示例实施例的外围电路部的平面图。
[0028]图10B至图10D是各自示出沿图10A的线ID
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ID
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、IE
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截取的截面的截面图。
[0029]图11是示出根据示例实施例的半导体存储器件的透视图。
[0030]图12是示出图11的单元阵列部和外围电路部之间的连接结构的透视图。
[0031]图13A至图13D是各自示出根据示例实施例的外围电路部的平面图。
[0032]图14是示出根据示例实施例的半导体存储器件的透视图。
[0033]图15是示出图14的单元阵列部和外围电路部之间的连接结构的透视图。
[0034]图16A和图16B是各自示出根据示例实施例的外围电路部的平面图。
[0035]图17是示出根据示例实施例的半导体存储器件的透视图。
[003本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，包括：第一导线，设置在衬底上并在第一方向上平行地延伸，所述第一导线中的每一个包括彼此相对的第一端部和第二端部，所述第一方向平行于所述衬底的顶表面；第一选择晶体管，分别连接到所述第一导线的第一端部；以及第二选择晶体管，分别连接到所述第一导线的第二端部，其中：所述第一选择晶体管中的每一个具有第一栅极宽度，以及所述第二选择晶体管中的每一个具有小于所述第一栅极宽度的第二栅极宽度。2.根据权利要求1所述的器件，其中：所述衬底包括：第一选择区域，在所述第一选择区域中布置有所述第一选择晶体管；以及第二选择区域，在所述第二选择区域中布置有所述第二选择晶体管，以及所述第一选择区域的面积大于所述第二选择区域的面积。3.根据权利要求1所述的器件，其中，所述第一选择晶体管和所述第二选择晶体管位于所述第一导线下方。4.根据权利要求1所述的器件，其中：所述第一选择晶体管中的每一个包括第一栅电极，所述第二选择晶体管中的每一个包括第二栅电极，所述第一栅电极包括至少一个第一栅极突出部，所述至少一个第一栅极突出部突出到所述衬底中；所述第二栅电极包括至少两个第二栅极突出部，所述至少两个第二栅极突出部突出到所述衬底中；以及所述至少一个第一栅极突出部的总数小于所述至少两个第二栅极突出部的总数。5.根据权利要求1所述的器件，其中：所述第一选择晶体管中的每一个包括第一栅电极，所述第二选择晶体管中的每一个包括第二栅电极，所述第一栅电极包括至少一个第一栅极突出部，所述至少一个第一栅极突出部突出到所述衬底中；所述第二栅电极包括至少一个第二栅极突出部，所述至少一个第二栅极突出部突出到所述衬底中；以及从所述衬底的表面到所述第一栅极突出部的底端的距离比从所述衬底的表面到所述至少一个第二栅极突出部的底端的距离短。6.根据权利要求1所述的器件，还包括：器件隔离层，所述器件隔离层设置在所述衬底中并且限定从所述衬底的顶表面突出的至少一个第一有源鳍和至少一个第二有源鳍，其中：所述至少一个第一有源鳍和所述至少一个第二有源鳍在所述器件隔离层的顶表面上方突出，所述第一选择晶体管中的每一个包括在所述至少一个第一有源鳍上与所述至少一个第一有源鳍交叉的第一栅电极，所述第二选择晶体管中的每一个包括在所述至少一个第二有源鳍上与所述至少一个第二有源鳍交叉的第二栅电极，以及
所述至少一个第一有源鳍的顶端距所述器件隔离层的顶表面的高度低于所述至少一个第二有源鳍的顶端距所述器件隔离层的顶表面的高度。7.根据权利要求1所述的器件，还包括：器件隔离层，所述器件隔离层设置在所述衬底中并且限定从所述衬底的顶表面突出的至少一个第一有源鳍和至少两个第二有源鳍，其中：所述至少一个第一有源鳍和所述至少两个第二有源鳍在所述器件隔离层的顶表面上方突出，所述第一选择晶体管中的每一个包括在所述至少一个第一有源鳍上与所述至少一个第一有源鳍交叉的第一栅电极，所述第二选择晶体管中的每一个包括在所述至少两个第二有源鳍上与所述至少两个第二有源鳍交叉的第二栅电极，以及所述至少两个第二有源鳍的总数大于所述至少一个第一有源鳍的总数。8.根据权利要求1所述的器件，还包括：器件隔离层，所述器件隔离层设置在所述衬底中并且限定从所述衬底的顶表面突出的多个第一有源鳍和多个第二有源鳍，其中：所述多个第一有源鳍和所述多个第二有源鳍在所述器件隔离层的顶表面上方突出，所述第一选择晶体管中的每一个包括在所述多个第一有源鳍上与所述多个第一有源鳍交叉的第一栅电极，所述第二选择晶体管中的每一个包括在所述多个第二有源鳍上与所述多个第二有源鳍交叉的第二栅电极，以及所述多个第二有源鳍之间的距离小于所述多个第一有源鳍之间的距离。9.根据权利要求1所述的器件，还包括：器件隔离层，设置在所述衬底中以限定至少一个第一有源鳍和至少一个第二有源鳍，所述至少一个第一有源鳍和所述至少一个第二有源鳍在所述器件隔离层的顶表面上方突出；以及至少一第二沟道图案，堆叠在所述至少一第二有源鳍上，其中：所述第一选择晶体管中的每一个包括覆盖所述至少一个第一有源鳍的侧表面和顶表面的第一栅电极，并且所述第二选择晶体管中的每一个包括第二栅电极，所述第二栅电极介于所述至少一个第二有源鳍和所述至少一个第二沟道图案之间，并覆盖所述至少一个第二有源鳍的侧表面和顶表面。10.根据权利要求9所述的器件，还包括堆叠在所述至少一个第一有源鳍上的至少一个第一沟道图案，其中：所述第一栅电极介于所述至少一个第一沟道图案与所述至少一个第一有源鳍之间，所述至少一个第二沟道图案包括至少两个第二沟道图案，以及所述至少一个第一沟道图案的总数小于所述至少两个第二沟道图案的总数。11.根据权利要求1所述的器件，还包括：多个第二导线，设置在所述第一导线上并在第二方向上平行地延伸，所述第二方向平行于所述衬底的顶表面并与所述第一方向交叉；以及第三选择晶体管，分别连接到所述第二导线，其中：
所述第三选择晶体管中的每一个具有第三栅极宽度，以及所述第三栅极宽度不同于所...

【专利技术属性】
技术研发人员：金庺坨，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：