半导体结构及其形成方法技术

一种半导体结构及其形成方法，方法包括：提供基底，包括存储器区，基底中形成有下层金属互连结构；在存储器区的基底上形成多个阻变存储单元结构、以及覆盖阻变存储单元结构侧壁的第一介电层，阻变存储单元结构底部与下层金属互连结构相连；在存储器区中，在相邻阻变存储单元结构之间的第一介电层上形成刻蚀阻挡层；形成覆盖阻变存储单元结构、刻蚀阻挡层和第一介电层的第二介电层；刻蚀存储器区的第二介电层，形成底部露出多个阻变存储单元结构和刻蚀阻挡的互连槽；在互连槽中形成上层金属互连结构。本发明专利技术利用刻蚀阻挡层对位于其下方的第一介电层起到保护作用，从而提高半导体结构的性能。的性能。的性能。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]半导体存储器是各种电子设备系统不可缺少的组成部分，而非易失存储器具有能在断电情况下仍然保存数据的特性，因而被广泛运用于各种移动、便携设备上，例如手机、笔记本、掌上电脑等。
[0003]阻变式非易失存储器(resistance random access memory，RRAM)具有制备工艺简单、读写速度快、存储密度高、非易失以及与传统硅集成电路工艺兼容性好等优势，因此在半导体存储器领域具有巨大的应用潜力。
[0004]典型的RRAM包括底部电极、顶部电极以及位于两者之间的变阻材料层，其中，根据施加在所述变阻材料层上的电压的不同，变阻材料层在高阻态和低阻态之间发生相应变化，从而开启或阻断电流流动通道，并利用这种性质储存各种信息。

技术实现思路

[0005]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
[0006]为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，包括存储器区，所述基底中形成有下层金属互连结构，所述基底表面露出所述下层金属互连结构；在所述存储器区的基底上形成多个阻变存储单元结构、以及覆盖所述阻变存储单元结构侧壁的第一介电层，所述阻变存储单元结构底部与所述下层金属互连结构相连；在所述存储器区中，在相邻所述阻变存储单元结构之间的第一介电层上形成刻蚀阻挡层；形成覆盖所述阻变存储单元结构、刻蚀阻挡层和第一介电层的第二介电层；刻蚀所述存储器区的第二介电层，形成底部露出所述多个阻变存储单元结构以及所述刻蚀阻挡层的互连槽；在所述互连槽中形成与所述阻变存储单元结构相连的上层金属互连结构。
[0007]相应的，本专利技术实施例提供一种半导体结构，包括：基底，包括存储器区，所述基底中形成有下层金属互连结构，所述基底表面露出所述下层金属互连结构；多个阻变存储单元结构，位于所述存储器区的所述基底上，所述阻变存储单元结构底部与所述下层金属互连结构相连；第一介电层，位于所述基底上且覆盖所述阻变存储单元结构的侧壁；刻蚀阻挡层，位于所述存储器区中相邻阻变存储单元结构之间的第一介电层上；上层金属互连结构，位于所述阻变存储单元结构顶部以及相邻所述阻变存储单元结构之间的刻蚀阻挡层顶部；第二介电层，位于所述上层金属互连结构露出的第一介电层上。
[0008]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0009]本专利技术实施例在存储器区中的相邻阻变存储单元结构之间的第一介电层上形成刻蚀阻挡层，因此，后续刻蚀存储器区的第二介电层，以形成底部露出多个阻变存储单元结构以及刻蚀阻挡层的互连槽的过程中，所述刻蚀阻挡层能够对位于其下方的第一介电层起
到保护作用，相应能够降低相邻阻变存储单元结构之间的第一介电层被误刻蚀、甚至互连槽底部露出相邻阻变存储单元结构的侧壁或者下层金属互连结构的概率，从而能够降低上层金属互连结构与下层金属互连结构发生短路、或者上层金属互连结构与相邻阻变存储单元结构的侧壁相接触的概率，进而提高半导体结构的性能。
附图说明
[0010]图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0011]图4至图9是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
[0012]目前，半导体结构的性能不佳。现结合一种半导体结构的形成方法，分析半导体结构的性能不佳的原因。
[0013]图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。
[0014]参考图1，提供基底(未标示)，包括存储器区10b和非存储器区10a，所述基底中形成有下层金属互连结构11，基底表面露出下层金属互连结构11。
[0015]具体地，基底包括下层介电层10，所述下层金属互连结构11位于存储器区10b和非存储器区10a的下层介电层10中。
[0016]继续参考图1，在存储器区10b的基底上形成多个阻变存储单元结构30、以及覆盖阻变存储单元结构30侧壁的上层介电层20，阻变存储单元结构30底部与下层金属互连结构11相连。
[0017]上层介电层20包括第一子介电层21以及位于第一子介电层21上的第二子介电层22。
[0018]阻变存储单元结构30包括由下而上依次堆叠的底部电极层31、变阻材料层32和顶部电极层33，且在半导体结构的形成过程中，先在第一子介电层21中形成沟槽，并填充沟槽以形成底部电极层31，接着在底部电极层31上形成堆叠的变阻材料层32和顶部电极层33，随后形成覆盖顶部电极层33、变阻材料层32和第一子介电层21的第二子介电层22。
[0019]参考图2，刻蚀存储器区10b的上层介电层20，形成底部露出多个阻变存储单元结构30以及位于相邻阻变存储单元结构30之间的剩余上层介电层20的互连槽42；刻蚀非存储器区10a的上层介电层20，形成底部露出下层金属互连结构11的互连开口41。
[0020]参考图3，形成填充于互连槽42和互连开口41中的上层金属互连结构50。
[0021]其中，为了保证互连槽42能够露出相对应的阻变存储单元结构30的顶面，刻蚀上层介电层20的过程中，在完成主刻蚀之后，通常还会进行过刻蚀(over etch)，在进行过刻蚀的过程中，容易对位于相邻阻变存储单元结构30之间的剩余上层介电层20造成误刻蚀，从而容易导致相邻阻变存储单元结构30之间的剩余上层介电层20发生凹陷(如图2中虚线圈所示)。
[0022]当误刻蚀问题严重时，容易导致所述互连槽42暴露相邻阻变存储单元结构30的侧壁，甚至露出下层金属互连结构11，相应的，填充于互连槽42中的上层金属互连结构50也会发生凹陷，从而导致阻变存储单元结构30之间发生短路，或者，上层金属互连结构50和下层金属互连结构11之间发生短路，进而导致半导体结构的性能下降。
[0023]尤其是，第二子介电层22在形成顶部电极层33和变阻材料层32之后形成，顶部电极层33和变阻材料层32具有一定的厚度，当相邻阻变存储单元结构30的间距较小时，容易导致第二子介电层22的材料在相邻阻变存储单元结构30之间的间隙填充能力下降，从而容易导致相邻阻变存储单元结构30之间的第二子介电层22中出现孔洞(void)缺陷，孔洞缺陷的存在会导致互连槽42暴露相邻阻变存储单元结构30侧壁或下层金属互连结构11的概率变高。
[0024]为了解决所述技术问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，包括存储器区，所述基底中形成有下层金属互连结构，所述基底表面露出所述下层金属互连结构；在所述存储器区的基底上形成多个阻变存储单元结构、以及覆盖所述阻变存储单元结构侧壁的第一介电层，所述阻变存储单元结构底部与所述下层金属互连结构相连；在所述存储器区中，在相邻所述阻变存储单元结构之间的第一介电层上形成刻蚀阻挡层；形成覆盖所述阻变存储本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，包括存储器区，所述基底中形成有下层金属互连结构，所述基底表面露出所述下层金属互连结构；在所述存储器区的基底上形成多个阻变存储单元结构、以及覆盖所述阻变存储单元结构侧壁的第一介电层，所述阻变存储单元结构底部与所述下层金属互连结构相连；在所述存储器区中，在相邻所述阻变存储单元结构之间的第一介电层上形成刻蚀阻挡层；形成覆盖所述阻变存储单元结构、刻蚀阻挡层和第一介电层的第二介电层；刻蚀所述存储器区的第二介电层，形成底部露出所述多个阻变存储单元结构以及所述刻蚀阻挡层的互连槽；在所述互连槽中形成与所述阻变存储单元结构相连的上层金属互连结构。2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述刻蚀阻挡层的步骤包括：形成覆盖所述第一介电层和阻变存储单元结构的刻蚀阻挡材料层；刻蚀所述刻蚀阻挡材料层，露出所述阻变存储单元结构的顶部，所述存储器区中的剩余刻蚀阻挡材料层作为刻蚀阻挡层。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀阻挡层和阻变存储单元结构之间的刻蚀选择比大于2；所述刻蚀阻挡层和第一介电层之间的刻蚀选择比大于5；所述第二介电层和刻蚀阻挡层之间的刻蚀选择比大于5。4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀阻挡层的材料包括正硅酸乙酯、碳化硅、氮化硅、氮氧化硅、碳氧化硅和氧化硅中的一种或多种。5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀阻挡层的厚度为至6.如权利要求1所述的半导体结构的形成方法，其特征在于，利用化学气相沉积工艺或原子层沉积工艺形成所述刻蚀阻挡层。7.如权利要求2所述的半导体结构的形成方法，其特征在于，采用各向异性的干法刻蚀工艺刻蚀所述刻蚀阻挡材料层。8.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述阻变存储单元结构之后，形成所述第一介电层。9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述阻变存储单元结构的步骤包括：在所述基底上形成第三介电层；在所述第三介电层中形成露出所述下层金属互连结构顶部的沟槽；在所述沟槽中形成底部电极层；在所述底部电极层上形成堆叠的变阻材料层...

【专利技术属性】
技术研发人员：蔡巧明，张烨，王哲，
申请(专利权)人：中芯北方集成电路制造北京有限公司，
类型：发明
国别省市：