【技术实现步骤摘要】
本专利技术涉及半导体集成电路制造的领域，更具体地，本专利技术涉及具有应力施加层(stress incorporation layer)的非平面晶体管。
技术介绍
为了提高器件性能，人们已经提出了绝缘体上硅(SOI)晶体管，用于制造新型的集成电路。图1图示了标准的完全耗尽的绝缘体上硅(SOI)晶体管100。SOI晶体管100包括具有绝缘层104的单晶硅衬底102，所述绝缘层104例如是形成在单晶硅衬底102上的埋入氧化物。单晶硅主体106被形成在绝缘层104上。栅极电介质层108被形成在单晶硅主体106上，并且栅电极110被形成在栅极电介质108上。源极112和漏极114区域沿栅电极110横向相对的两侧形成在硅主体106中。完全耗尽的SOI已经作为一种晶体管结构被提出，该晶体管结构利用理想的亚阈值梯度，以获得最优化的导通电流/关断电流比。为了利用晶体管100实现理想的亚阈值梯度，硅主体106的厚度必须是晶体管的栅极长度(Lg)的约1/3大小，或者Tsi＝Lg/3。但是，当栅极长度缩减，特别是当栅极长度接近30nm时，对于不断减小硅膜厚度(Tsi)的需要使得此方法...
【技术保护点】
一种半导体器件，包括：形成在衬底之上的半导体主体，所述半导体主体具有顶表面与横向相对的侧壁；栅极电介质，所述栅极电介质在所述半导体主体的所述顶表面上、以及在所述半导体主体的所述横向相对的侧壁上形成；栅电极，所述栅电极在所述半导体主体的所述顶表面上的所述栅极电介质上、以及与所述半导体主体的所述横向相对的侧壁上的所述栅极电介质邻接形成；和膜，所述膜与所述半导体主体邻接形成，其中所述膜在所述半导体主体中产生应力。
【技术特征摘要】
US 2003-6-27 10/607,6321.一种半导体器件，包括形成在衬底之上的半导体主体，所述半导体主体具有顶表面与横向相对的侧壁；栅极电介质，所述栅极电介质在所述半导体主体的所述顶表面上、以及在所述半导体主体的所述横向相对的侧壁上形成；栅电极，所述栅电极在所述半导体主体的所述顶表面上的所述栅极电介质上、以及与所述半导体主体的所述横向相对的侧壁上的所述栅极电介质邻接形成；和膜，所述膜与所述半导体主体邻接形成，其中所述膜在所述半导体主体中产生应力。2.如权利要求1所述的半导体器件，其中，所述膜在所述半导体主体中产生压应力。3.如权利要求1所述的半导体器件，其中，所述膜在所述半导体主体中产生拉应力。4.如权利要求1所述的半导体器件，其中，所述膜具有拉应力。5.如权利要求1所述的半导体器件，其中，所述膜具有压应力。6.如权利要求5所述的半导体器件，其中，所述受压膜包括氮化硅。7.如权利要求1所述的半导体器件，其中，所述半导体主体是单晶硅膜。8.如权利要求1所述的半导体器件，其中，所述半导体主体选自由硅、锗、锗化硅、砷化镓、InSb、GaP、GaSb以及碳纳米管所组成的组。9.一种三栅极晶体管，包括在绝缘衬底上形成的单晶硅主体，所述硅主体具有与底表面相对的顶表面、以及第一和第二横向相对的侧壁；栅极电介质，所述栅极电介质在所述半导体主体的所述顶表面上、以及在所述半导体主体的所述第一和第二横向相对的侧壁上形成；栅电极，所述栅电极在所述硅主体的所述顶表面上的所述栅极电介质上、以及与所述硅主体的所述第一和第二横向相对的侧壁上的所述栅极电介质邻接形成；一对源/漏区，所述一对源/漏区形成在所述栅电极的相对两侧的所述硅主体中；和围绕着所述硅主体和所述栅电极形成的应力产生膜，所述膜在所述器件的沟道区域中提供应力。10.如权利要求9所述的三栅极晶体管，其中，所述薄膜具有压应力并在所述沟道区域中产生拉应力。11.如权利要求10所述的三栅极晶体管，其中，所述薄膜包括氮化硅膜。12.如权利要求9所述的三栅极晶体管，其中，所述薄膜具有拉应力并在所述半导体主体的所述沟道区域中施加压应力。13.如权利要求10所述的三栅极晶体管，其中，所述半导体主体沟道区域被掺杂成具有1×1016原子/cm3至1×1019原子/cm3之间的浓度水平的P型导电性。14.如权利要求12所述的三栅极晶体管，其中，所述半导体主体的所述沟道区域被掺杂成具有1×1016原子/cm3至1×1019原子/cm3之间的浓度水平的N型导电性。15.如权利要求9所述的三栅极晶体管，其中，所述薄膜完全包围所述半导体主体和所述栅电极。16.如权利要求9所述的三栅极晶体管，其中，在所述薄膜和所述半导体主...
【专利技术属性】
技术研发人员：罗伯特S周，斯科特A黑尔兰德，布雷恩S多伊，休曼达塔，贝恩叶海吉恩，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]
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