【技术实现步骤摘要】
本专利技术涉及一种半导体集成电路和一种半导体集成电路设计方法。更为具体地，本专利技术涉及一种考虑到电源布线上的IR压降而设计的半导体集成电路，以及设计该半导体集成电路的方法。
技术介绍
大多数半导体集成电路与外部提供的或基于外部提供的信号而在内部产生的时钟信号同步工作。通常，半导体集成电路包括多个触发器和用于基于时钟信号而产生欲提供给各触发器的时钟信号的电路(下文称之为时钟电路)。为了使该半导体集成电路精确工作，需要将该时钟信号精确地提供给各触发器。同样，为了减小该半导体集成电路的功耗，停止向不使其工作的电路板提供该时钟信号可以达到该效果。由此，时钟电路的结构和提供该时钟信号的方法被公认为是设计半导体集成电路中的重要问题。广泛使用单元基(cell-based)设计方案来设计一个逻辑电路，其中将对应于逻辑元件的矩形单元放置在一个二维区域中。特别是在单元基设计方案中，为了简化单元放置的目的，经常使用具有相同高度的单元(标准单元)。图19是示出常规半导体集成电路的布局结果的说明。在图19中，每个带有标记C的矩形区域表示单个单元(标准单元)。将这些单元放置在彼此平行设...
【技术保护点】
一种按照单元基方案设计的半导体集成电路，包括：多个单元，放置成使其在彼此平行设置的多个条形区中顶部对齐；和多个在该多个单元之间连接的布线，其中该多个单元包括时钟路径上的单元和用于执行逻辑操作的单元，且为时钟路径上的所 有或部分单元设置一个单元放置禁止区，使其以时钟路径上的该单元为中心，和在该条形区中除该单元放置禁止区之外的部分中放置该用于执行逻辑操作的单元。
【技术特征摘要】
JP 2003-11-4 374695/20031.一种按照单元基方案设计的半导体集成电路，包括多个单元，放置成使其在彼此平行设置的多个条形区中顶部对齐；和多个在该多个单元之间连接的布线，其中该多个单元包括时钟路径上的单元和用于执行逻辑操作的单元，且为时钟路径上的所有或部分单元设置一个单元放置禁止区，使其以时钟路径上的该单元为中心，和在该条形区中除该单元放置禁止区之外的部分中放置该用于执行逻辑操作的单元。2.如权利要求1所述的半导体集成电路，其中放置成使其以第n(n为整数)条形区中的单元为中心的一个单元放置禁止区以不短于每一单元宽度的宽度与第(n-1)条形区和第(n+1)条形区重叠。3.如权利要求1所述的半导体集成电路，其中放置成使其以第n条形区中的单元为中心的一个单元放置禁止区以不短于该单元宽度三倍的宽度与第n条形区重叠。4.如权利要求1所述的半导体集成电路，其中其中的每一单元组由多个一起紧密地放置于单个条形区中的单元形成的单元组包括时钟路径上的单元组，且为该时钟路径上的所有或部分单元组设置一个单元放置禁止区。5.如权利要求1所述的半导体集成电路，其中在至少一个所述单元放置禁止区中放置一个电容单元。6.如权利要求5所述的半导体集成电路，其中放置成使其以第n条形区中的单元为中心的单元放置禁止区与第(n-1)条形区和第(n+1)条形区形成重叠区，且所述电容单元放置在该重叠区中。7.一种按照单元基方案设计半导体集成电路的方法，包括下述步骤在多个彼此平行设置的条形区中，放置包含于要被设计的电路中的单元中的在时钟路径上的所有或部分单元，使得该时钟路径上的单元顶部对齐；在每一单元的位置处实际上放置一个大于该每一单元的伪单元；和在该条形区中除其中放置该伪单元的区域之外的部分，放置包含于要被设计的电路中的单元中的还未放置的单元，使得还未放置的单元顶部对齐。8.如权利要求7所述的半导体集成电路设计方法，其中在所述放置时钟路径上的单元的步骤中，对于由所述时钟路径上的多个单元形成的所有或部分单元组，包含于每个单元组中的单元紧密地放置在单个条形区中，和在所述放置伪单元的步骤中，实际上为每一单元组设置一个大于所述每一单元组的伪单元。9.一种按照单元基方案设计半导体集成电路的方法，包括下述步骤在多个彼此平行设置的条形区中放置包含于要被设计的电路中的单元，使其顶部对准；为该单元中的时钟路径上的所有或部分单元的每一个，在每一单元的位置处放置一个大于...
【专利技术属性】
技术研发人员：松村阳一，大桥贵子，藤村克也，伊藤千寻，谷口博树，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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