具有叠层芯片的半导体器件制造技术

一种半导体芯片包括一个界面芯片和多个被连续地叠层在所述界面芯片上的ＤＲＡＭ芯片。多个电源电极、多个接地电极和多个信号电极穿入各ＤＲＡＭ芯片，并将各ＤＲＡＭ芯片与界面芯片互连，使它们连接到外部电路。每个电源电极、相应的信号电极和相应的接地电极按此次序被彼此邻近地布置，以在ＤＲＡＭ芯片工作过程中减小电磁噪声。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有叠层芯片的半导体器件，具体地说，涉及一种具有多个彼此叠层的半导体芯片的半导体器件。
技术介绍
近期，数字信息电子设备在小尺寸和高性能方面的发展需要半导体封装，为的是使之具有小尺寸和高密度。在半导体封装工艺方面，当今，鉴于高密度的可能性，具有多个被叠层之半导体芯片的半导体器件，引起更大的注意。这种工艺通常用于数字信息电子设备中，比如便携式电话、数码摄像机和个人信息设备，要求它们的重量轻、尺寸小，而且性能高。图8A表示从顶部看，普通具有多层叠置之半导体芯片的半导体期间，而图8B表示沿图8A中的A-A线所取同一半导体器件的截面图。半导体器件200包括基底201和尺寸最大的底部半导体芯片2021，另一半导体芯片2022的尺寸介于中间，而半导体芯片2023的尺寸最小，它们按这样的顺序被层叠在所述基底201上。每个半导体芯片202具有周缘区域，其上设置电极垫片203。利用焊线204，使所述基底201和半导体芯片202互连在他们的电极垫片203之间。按照半导体器件200的结构，放在下面的半导体芯片202的尺寸必须比放在上面的半导体芯片202的尺寸小。在图8A和8B所示的半导体本文档来自技高网...

【技术保护点】
一种半导体器件，包括：多个互相叠层的半导体芯片，以及多个贯通电极，每个电极都穿入至少一个所述半导体芯片中，并与至少两个所述半导体芯片互连；所述贯通电极包含至少一个第一电源贯通电极、至少一个第二电源贯通电极和至少一个信号贯通电极，其中，同时与所述第一电源贯通电极和第二电源贯通电极二者相邻地布置所述信号贯通电极。

【技术特征摘要】
JP 2003-12-26 2003-4319611.一种半导体器件，包括多个互相叠层的半导体芯片，以及多个贯通电极，每个电极都穿入至少一个所述半导体芯片中，并与至少两个所述半导体芯片互连；所述贯通电极包含至少一个第一电源贯通电极、至少一个第二电源贯通电极和至少一个信号贯通电极，其中，同时与所述第一电源贯通电极和第二电源贯通电极二者相邻地布置所述信号贯通电极。2.如权利要求1所述的半导体器件，其中，所述第一电源贯通电极、第二电源贯通电极和信号贯通电极按此次序沿一个方向排布。3.如权利要求1所述的半导体器件，其中，所述至少一个第一电源贯通电极、至少一个第二电源贯通电极和至少一个信号贯通电极分别包括多个第一电源贯通电极、多个第二电源贯通电极和多个信号贯通电极。4.如权利要求3所述的半导体器件，其中，一个所述第一电源贯通电极、一个相应的信号贯通电极和一个相应的第二电源贯通电极按此次序沿一个方向排...

【专利技术属性】
技术研发人员：广濑行敏，
申请(专利权)人：尔必达存储器股份有限公司，
类型：发明
国别省市：JP[日本]