具有层叠的节点接触结构的半导体集成电路及其制造方法技术

提供了一种包括薄膜晶体管（ＴＦＴ）的半导体集成电路及制造这种半导体集成电路的方法。该半导体集成电路可以包括在半导体衬底形成的体晶体管和体晶体管上的第一层间绝缘层。下ＴＦＴ可以在第一层间绝缘层上，以及第二层间绝缘层可以在下ＴＦＴ上。上ＴＦＴ可以在第二层间绝缘层上，以及第三层间绝缘层可以在上ＴＦＴ上。体晶体管的第一杂质区、下ＴＦＴ的第一杂质区以及上ＴＦＴ的第一杂质区可以通过穿透第一、第二和第三层间绝缘层的节点栓塞相互电连接。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路，更具体涉及用于半导体集成电路的接触结构。
技术介绍
如所属领域的技术人员所公知，与动态随机存取存储器(DRAM)集成电路相比静态随机存取存储器(SRAM)集成电路可以表现出较低的功耗和较高操作速度。因此，在计算机和便携式消费者电子设备中SRAM电路广泛地用于执行高速缓存存储。SRAM集成电路的单位晶格可以实现，例如作为高负载电阻器SRAM单元或作为互补金属氧化物半导体(CMOS)SRAM单元。一般，高负载电阻器SRAM单元使用高阻抗电阻器作为负载器件，CMOSSRAM单元使用p沟道或“P型”金属氧化物半导体(PMOS)晶体管作为负载器件。至少两种类型的CMOS SRAM单位晶格是已知技术。第一种类型是薄膜晶体管(TFT)SRAM单元，其中薄膜晶体管层叠在半导体衬底上，作为负载器件。CMOS SRAM单位晶格的第二种类型是体CMOSSRAM单元，使用在半导体衬底形成的体晶体管作为负载器件。与TFT SRAM单元和高负载电阻器SRAM单元相比，体CMOSSRAM单元可以表现出高单元稳定性(即，良好的低压性能和低维持电流)。因为在单晶硅衬底形成体CMOS 本文档来自技高网...

【技术保护点】
一种集成电路，包括：在半导体衬底处形成的、具有第一和第二杂质区的第一晶体管；第一晶体管上的第一层间绝缘层；在与第一晶体管相对的第一层间绝缘层上、具有第一和第二杂质区的第二晶体管；在与第一层间绝缘层相对的第二晶 体管上的第二层间绝缘层；在与第二晶体管相对的第二层间绝缘层上、具有第一和第二杂质区的第三晶体管；在与第二层间绝缘层相对的第三晶体管上的第三层间绝缘层；以及穿透第一、第二和第三层间绝缘层使第一晶体管的第一杂质区、第二晶 体管的第一杂质区以及第三晶体管的第一杂质区相互电连接的节点栓塞。

【技术特征摘要】
KR 2004-1-12 10-2004-00020881.一种集成电路，包括在半导体衬底处形成的、具有第一和第二杂质区的第一晶体管；第一晶体管上的第一层间绝缘层；在与第一晶体管相对的第一层间绝缘层上、具有第一和第二杂质区的第二晶体管；在与第一层间绝缘层相对的第二晶体管上的第二层间绝缘层；在与第二晶体管相对的第二层间绝缘层上、具有第一和第二杂质区的第三晶体管；在与第二层间绝缘层相对的第三晶体管上的第三层间绝缘层；以及穿透第一、第二和第三层间绝缘层使第一晶体管的第一杂质区、第二晶体管的第一杂质区以及第三晶体管的第一杂质区相互电连接的节点栓塞。2.根据权利要求1所述的集成电路，其中第二晶体管重叠第一晶体管，以及其中第三晶体管重叠第二晶体管。3.根据权利要求1所述的集成电路，其中第一晶体管包括体晶体管，以及其中第二和第三晶体管包括薄膜晶体管。4.根据权利要求3所述的集成电路，其中第二和第三晶体管每个包括单晶薄膜晶体管。5.根据权利要求1所述的集成电路，还包括第二晶体管的第一杂质区和第一晶体管的第一杂质区之间的下节点半导体栓塞；以及第三晶体管的第一杂质区和第二晶体管的第一杂质区之间的上节点半导体栓塞，其中节点栓塞也电连接到下和上节点半导体插塞。6.根据权利要求5所述的集成电路，其中下和上节点半导体栓塞每个包括单晶半导体栓塞，以及节点栓塞包括金属栓塞。7.根据权利要求6所述的集成电路，其中节点栓塞相对于P型半导体和N型半导体材料形成欧姆接触。8.根据权利要求7所述的集成电路，其中金属栓塞包括钨栓塞。9.根据权利要求8所述的集成电路，其中金属栓塞还包括围绕钨栓塞的阻挡金属层。10.根据权利要求5所述的集成电路，其中下节点半导体栓塞和第一晶体管的第一杂质区具有相同的导电类型。11.根据权利要求5所述的集成电路，其中下节点半导体栓塞和第一晶体管的第一杂质区具有不同的导电类型，以及其中节点栓塞与第一晶体管的第一杂质区直接接触。12.一种静态随机存取存储器(SRAM)单元，包括至少部分地形成在半导体衬底中、具有第一杂质区的第一体晶体管；至少部分地形成在半导体衬底中、具有第一杂质区的第二体晶体管；第一和第二体晶体管上的第一层间绝缘层；在第一层间绝缘层上、具有第一杂质区的第一下薄膜晶体管；在第一层间绝缘层上、具有第一杂质区的第二下薄膜晶体管；第一和第二下薄膜晶体管上的第二层间绝缘层；在第二层间绝缘层上、具有第一杂质区的第一上薄膜晶体管；在第二层间绝缘层上、具有第一杂质区的第二上薄膜晶体管；第一和第二上薄膜晶体管上的第三层间绝缘层；穿透第一、第二和第三层间绝缘层以使第一体晶体管的第一杂质区、第一下薄膜晶体管的第一杂质区和第一上薄膜晶体管的第一杂质区相互电连接的第一节点栓塞；以及穿透第一、第二和层第三间绝缘层，以使第二体晶体管的第一杂质区、第二下薄膜晶体管的第一杂质区以及第二上薄膜晶体管的第一杂质区相互电连接的第二节点栓塞。13.根据权利要求12所述的SRAM单元，其中第一下薄膜晶体管重叠第一体晶体管，以及其中第二下薄膜晶体管重叠第二体晶体管，以及其中第一上薄膜晶体管重叠第一下薄膜晶体管，其中第二上薄膜晶体管重叠第二下薄膜晶体管。14.根据权利要求12所述的SRAM单元，其中第一和第二下薄膜晶体管以及第一和第二上薄膜晶体管每个包括单晶薄膜晶体管。15.根据权利要求12所述的SRAM单元，还包括第一下薄膜晶体管的第一杂质区和第一体晶体管的第一杂质区之间的第一下节点半导体栓塞；第一上薄膜晶体管的第一杂质区和第一下薄膜晶体管的第一杂质区之间的第一上节点半导体栓塞；第二下薄膜晶体管的第一杂质区和第二体晶体管的第一杂质区之间的第二下节点半导体栓塞；以及第二上薄膜晶体管的第一杂质区和第二下薄膜晶体管的第一杂质区之间的第二上节点半导体栓塞，其中第一节点栓塞电连接到第一下节点半导体栓塞和第一上节点半导体栓塞，以及其中第二节点栓塞电连接到第二下节点半导体栓塞和第二上节点半导体栓塞。16.根据权利要求15所述的SRAM单元，其中第一和第二上节点半导体栓塞以及第一和第二下节点半导体栓塞每个包括单晶半导体栓塞，以及其中第一和第二节点栓塞每个包括金属栓塞。17.根据权利要求16所述的SRAM单元，其中第一和第二节点栓塞每个相对于P型半导体和N型半导体材料形成欧姆接触。18.根据权利要求16所述的SRAM单元，其中第一和第二节点栓塞每个包括钨栓塞。19.根据权利要求18所述的SRAM单元，其中第一和第二节点栓塞的每一个还包括围绕钨栓塞的阻挡金属层。20.根据权利要求15所述的SRAM单元，其中第一下节点半导体栓塞具有与第一体晶体管的第一杂质区相同的导电类型，以及第二下节点半导体栓塞具有与第二体晶体管的第一杂质区相同的导电类型。21.根据权利要求15所述的SRAM单元，其中第一下节点半导体栓塞具有与第一体晶体管的第一杂质区不同的导电类型，以及其中第二下节点半导体栓塞具有与第二体晶体管的第一杂质区不同的导电类型，以及其中第一节点栓塞与第一体晶体管的第一杂质区直接接触，以及其中第二节点栓塞与第二体晶体管的第一杂质区直接接触。22.根据权利要求12所述的SRAM单元，其中第一和第二体晶体管分别包括第一和第二N沟道驱动晶体管，以及其中第一体晶体管的第一杂质区包括第一体晶体管的漏区，以及其中第二体晶体管的第一杂质区包括第二体晶体管的漏区。23.根据权利要求22所述的SRAM单元，其中第一N沟道驱动晶体管具有电连接到第二节点栓塞的栅电极，以及其中第二N沟道驱动晶体管具有电连接到第一节点栓塞的栅电极。24.根据权利要求23所述的SRAM单元，其中第一和第二下薄膜晶体管分别包括第一和第二P沟道负载晶体管，以及其中第一和第二上薄膜晶体管分别包括第一和第二N沟道传输晶体管，以及其中第一下薄膜晶体管的第一杂质区包括第一下薄膜晶体管的漏区，以及其中第二下薄膜晶体管的第一杂质区包括第二下薄膜晶体管的漏区，以及其中第一上薄膜晶体管的第一杂质区包括第一上薄膜晶体管的源区，以及其中第二上薄膜晶体管的第一杂质区包括第二上薄膜晶体管的源区。25.根据权利要求24所述的SRAM单元，其中第一P沟道负载晶体管具有电连接到第二节点栓塞的栅电极，以及第二P沟道负载晶体管具有电连接到第一节点栓塞的栅电极。26.根据权利要求24所述的SRAM单元，其中第一和第二N沟道传输晶体管具有相互电连接的栅电极，以用作字线。27.根据权利要求24所述的SRAM单元，还包括电连接到第一和第二N沟道驱动晶体管的源区的接地线；以及电连接到第一和第二P沟道负载晶体管的源区的电源线；其中接地线和电源线基本上平行于第一N沟道驱动晶体管的栅电极和平行于第二N沟道驱动晶体管的栅电极。28.根据权利要求25所述的SRAM单元，还包括电连接到第一N沟道传输晶体管的漏区的第一位线；以及电连接到第二N沟道传输晶体管的漏区的第二位线；其中第一和第二位线跨越电源线和接地线。29.根据权利要求28所述的SRAM单元，其中当从垂直于半导体衬底的主平面的轴观察时，第一位线基本上垂直于第一N沟道驱动晶体管的栅电极、第一P沟道负载晶体管的栅电极以及第一N沟道传输晶体管的栅电极，以及当从垂直于半导体衬底的主平面的轴观察时，第二位线基本上垂直于第二N沟道驱动晶体管的栅电极、第二P沟道负载晶体管的栅电极以及第二N沟道传输晶体管的栅电极。30.根据权利要求23所述的SRAM单元，其中第一和第二下薄膜晶体管分别包括第一和第二N沟道传输晶体管，以及其中第一和第二上薄膜晶体管分别包括第一和第二P沟道负载晶体管，以及其中第一下薄膜晶体管的第一杂质区包括第一下薄膜晶体管的源区，以及其中第二下薄膜晶体管的第一杂质区包括第二下薄膜晶体管的源区，以及其中第一上薄膜晶体管的第一杂质区包括第一上薄膜晶体管的漏区，以及其中第二上薄膜晶体管的第一杂质区包括第二上薄膜晶体管的漏区。31.根据权利要求30所述的SRAM单元，其中第一P沟道负载驱动晶体管具有电连接到第二节点栓塞的栅电极，以及其中第二P沟道负载驱动晶体管具有电连接到第一节点栓塞的栅电极。32.一种静态随机存取存储器(SRAM)单元，包括在半导体衬底中限定第一和第二有源区的隔离层；分别至少部分地在第一和第二有源区中的第一体晶体管和第二体晶体管；第一和第二体晶体管上的第一层间绝缘层；第一层间绝缘层上的第一单晶下本体图形和第二单晶下本体图形；分别在第一和第二下本体图形处的第一下薄膜晶体管和第二下薄膜晶体管；第一和第二下薄膜晶体管上的第二层间绝缘层；第二层间绝缘层上的第一单晶上本体图形和第二单晶上本体图形；分别在第一和第二上本体图形处的第一上薄膜晶体管和第二上薄膜晶体管；第一和第二上薄膜晶体管上的第三层间绝缘层；穿透第一、第二和第三层间绝缘层以使第一体晶体管的第一杂质区、第一下薄膜晶体管的第一杂质区和第一上薄膜晶体管的第一杂质区相互电连接的第一节点栓塞；以及穿透第一、第二和第三层间绝缘层，以使第二体晶体管的第一杂质区、第二下薄膜晶体管的第一杂质区以及第二上薄膜晶体管的第一杂质区相互电连接的第二节点栓塞。33.根据权利要求32所述的SRAM单元，其中第一和第二体晶体管分别包括第一和第二N沟道驱动晶体管，以及其中第一体晶体管的第一杂质区包括第一体晶体管的漏区，以及其中第二体晶体管的第一杂质区包括第二体晶体管的漏区。34.根据权利要求33所述的SRAM单元，其中第一N沟道驱动晶体管具有电连接到第二节点栓塞的栅电极，以及其中第二N沟道驱动晶体管具有电连接到第一节点栓塞的栅电极。35.根据权利要求33所述的SRAM单元，还包括在垂直于第一有源区的方向从第一有源区的第一端延伸的第一接地有源区；以及在垂直于第二有源区的方向从第二有源区的第一端延伸的第二接地有源区。36.根据权利要求35所述的SRAM单元，其中第一和第二下薄膜晶体管分别是第一和第二P沟道负载晶体管，以及其中第一和第二上薄膜晶体管分别是第一和第二N沟道传输晶体管，以及其中第一下薄膜晶体管的第一杂质区包括第一下薄膜晶体管的漏区，以及其中第二下薄膜晶体管包括第二下薄膜晶体管的漏区，以及其中第一上薄膜晶体管的第一杂质区包括第一上薄膜晶体管的源区，以及其中第二上薄膜晶体管的第一杂质区包括第二上薄膜晶体管的源区。37.根据权利要求36所述的SRAM单元，其中第一下本体图形重叠第一有源区，以及其中第二下本体图形重叠第二有源区，以及其中第一上本体图形重叠第一下本体图形，以及其中第二上本体图形重叠第二下本体图形。38.根据权利要求37所...

【专利技术属性】
技术研发人员：张在焄，郑舜文，郭根昊，黄炳晙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]