用于自动测试设备的绝缘体上硅通道结构制造技术

公开了一种用于自动测试设备中的通道结构。所述通道结构包括模式生成电路和定时电路，定时电路响应于所述模式生成电路以生成定时信号。格式化电路，耦合于所述定时电路的输出端，以生成脉冲信号波形。管脚电子电路，响应于所述格式化电路，用于连接所述自动测试设备到一个被测装置，其中所述模式生成电路，所述定时电路，所述格式化电路和所述管脚电子电路被形成于同一集成电路上。

【技术实现步骤摘要】

本申请总的来说涉及自动测试设备，并且尤其涉及用于自动测试设备应用的由绝缘硅(silicon-on-insulator)工艺形成的通道结构。
技术介绍
自动测试设备提供给半导体装置制造业者测试所制造的每个和全部装置的能力。通过测试每个装置，制造业者能够分类具有相同速度的装置，并且/或者将不合格的装置从合格的装置中分离出来。如此，制造业者能够安心地将功能完备的装置投入市场。图1阐明了一种通常指定的典型的半导体测试器10，该测试器包括控制器或者计算机工作站12，其与测试头14相耦合。该测试头中放置大型电路板或者通道卡16，该通道卡安装了为了与一个或多个被测装置(DUT)18相连所必需的电子器件。在某些实例中，控制器可能被集成到测试头中，那样整个测试器由一个集成单元组成。现代的测试器通常具有一种“独立管脚测试”(“per-pin”)结构。“管脚”是生成或者测量一个用于被测装置的信号的测试器中的电路。“管脚”某些时候也被称作“通道”。在独立管脚测试结构中，能够分别控制每一通道以生成或者测量不同的信号。结果，在一个测试器中有许多通道。所述通道通常被模式生成器控制。该模式生成器的主要功能是发送命令到每一个通道来编程该通道以生成或者测量用于测试器操作的每一时期的测试信号。典型地，测试器生成用于应用到被测装置(DUT)的信号波形，该被测装置伴有响应于命令或者由模式生成器生成的测试模式的定时生成电路。该定时生成电路的输出馈送到格式器电路，该格式器电路典型的是触发器形式。该格式器响应于所述定时信号以生成具有响应于所述定时信息的边沿转换的脉冲信号波形。该格式化的信号波形接着馈送到管脚电子电路，该电路连接所述测试器至所述DUT管脚。所述模式生成电路、定时电路和格式器电路典型地是操作在适合于高速数字系统的电压水平的数字电路。CMOS处理通常被用于制造使用该定时和模式生成电路的集成电路。CMOS由于其低能耗和高性能的特点而合乎需要。与之相反地，所述管脚电子电路以及与其关联的数字至模拟转换器(DACS)典型地包括模拟电路，该模拟电路通常所需要的电压要高于单个CMOS晶体管的击穿电压。双极和锗化硅(SiGe)处理通常被用于高电压模拟电路中。传统的自动测试设备操作通常通过在一块芯片上形成数字电路和在一块单独的芯片上形成模拟电路来处理多电压电平的问题。尽管这种结构已经在许多实例中运转良好，现代的半导体装置的管脚数量却在增长，这就需要来自所述测试器的额外的通道资源以充分地测试装置。具有运行在不合需要的不同电压电平的通道资源的独立集成电路导致通道卡的更大和/或更高的数量。通常需要能够接收尺寸增长的附加通道卡的更大的测试头来满足更多通道的要求。测试系统的尺寸对半导体制造业者来说是非常重要的。通常在干净的场所(“clean room”)测试半导体。一个干净的场所具有昂贵的过滤系统以阻止灰尘和其他的杂质腐蚀半导体装置，特别是在它们被封装到外壳里以前。建设和操作每一平方英尺的干净场所的空间都是非常昂贵的。这样就非常需要限制放置于干净场所的设备的尺寸。对于半导体装置制造业者来说成本也是一个重要的问题。集成电路内的电路占用的硅的成本只代表了整个装置成本的一小部分。封装硅、构造容纳装置的电路板、构造容纳所述印刷电路板的框架都增加了完成产品的基本成本。所有的这些成本都随着集成电路芯片的数量而增长。在自动测试设备的区域以外，需要不同电压电平的CMOS电路可能通过堆叠技术而被置于同一集成电路(芯片)中是众所周知的。正如图2所展示的，这种简单的技术利用串联放置于电源电压VDD和地电压之间的许多堆叠的CMOS的栅级来分配压差，从而使对于每一个晶体管的击穿电压的破坏最小化。尽管这种技术在其预定的应用中实施良好，所述堆叠晶体管典型地由在其输出栅级上的较厚的氧化物而构成。这就充分地增长了所述晶体管的尺寸，从而给予其一个更高击穿电压的特性。正如本领域所公知的，更大的晶体管通常表现为降低的开关速度。经常需要更高的击穿电压是由于在堆叠晶体管上电源电压的不平均的分配。这种不平均典型地是由于在Bp和Bn处普通的晶体管整体连接(bulk connection)(在剖视图中)而发生的。由于应用需要高性能的开关速度，传统的堆叠技术经常是不能接受的。所需要的和仍然难以获得的是一种用于自动测试设备的通道结构，其使在一个集成电路上的操作于不同电压的电路的制造在没有性能损失的情况下能够实现。这里描述的通道结构能满足这种需要。
技术实现思路
这里描述的通道结构能够在没有损失性能的情况下实现同一集成电路上的多电压电平。它提供了将在自动测试设备中使用的通道卡的数量和大小最小化的能力。为了实现前述的优势，一个在自动测试设备中使用的通道结构将在此被描述。该通道结构包括模式生成电路和响应于该模式生成电路以生成定时信号的定时电路。耦合在该定时电路输出端的格式化电路生成用于应用到管脚电子电路的脉冲信号波形。该管脚电子电路响应于该格式化电路以连接该自动测试设备到一个被测装置。该模式生成电路、定时电路、格式化电路和管脚电子电路形成于同一集成电路上。另外，在此描述用于测试半导体装置的自动测试设备。该自动测试设备包括控制器和测试头。该测试头适合于放置多个通道卡，且每一个通道卡包括多个集成电路芯片。每个芯片包括模式生成电路、响应于该模式生成电路以生成定时信号的定时电路、耦合于该定时电路以生成脉冲信号波形的格式化电路、响应于该格式化电路用于连接该自动测试设备到一个被测装置的管脚电子电路。本专利技术的另外的特征和优势将随着结合附图对详细的说明书的阅读而变得明显。附图说明任务周期补偿电路(duty cycle compensation circuit)通过参考下面的更详细的说明书和附图而将变得更加容易理解。图1是一个半导体测试器的透视图。图2是一个传统的堆叠CMOS反相器的示意图。图3是一个通过CMOS绝缘硅工艺形成的堆叠CMOS反相器的示意图。图4是一个通过绝缘硅工艺形成的集成电路的部分截面视图。图5是一个形成于单个集成电路上的ATE通道的方框图。具体实施例方式在此描述的通道结构提供了一种在同一集成电路上相对结合高电压和低电压电路且没有发生不合需要的性能降低的方法。这是通过根据绝缘硅工艺技术来形成不同种类的电路而完成的。图3阐明了一种适于在此处描述的通道结构中使用的基本堆叠CMOS反相器阵列，并且通过绝缘硅(SOI)工艺的使用而能够实现。该反相器阵列包括一对串联放置于电源电压VDD和一对n沟道晶体管QN1和QN2之间的p沟道晶体管QP1和QP2。由该p沟道晶体管和该n沟道晶体管的连接点形成的节点构成反相器的输出OUT。耦合于该p沟道晶体管和该n沟道晶体管的栅极及电源电压VCC的一排二极管D1至D4提供不同电平的电压输入。该n沟道晶体管配置用于与该p沟道器件互补。初看起来，上述的堆叠反相器阵列与图2描述的传统的CMOS堆叠反相器阵列看来非常相似。然而，如图3所示，不存在用于该晶体管的普通的整体连接。换言之，该晶体管隔离于所有其他装置。这种隔离确保了位于电源电压VDD和地电压之间的电压在这些堆叠晶体管之间被平分。这又能够实现具有较低击穿电压和较高的开关速度的较小晶体管的使用。图4展示了每一个晶体管的隔离是如何通过SOI本文档来自技高网...

【技术保护点】
一种用于自动测试设备中的通道结构，所述通道结构包括：模式生成电路；定时电路，其响应于所述模式生成电路以生成定时信号；格式化电路，耦合于所述定时电路的输出端，以生成脉冲信号波形；和管脚电子电路，响应于所述格式化电路，用于连接所述自动测试设备到被测装置，其中，所述模式生成电路、定时电路、格式化电路和管脚电子电路形成于同一集成电路上。

【技术特征摘要】
US 2004-1-4 10/7492661.一种用于自动测试设备中的通道结构，所述通道结构包括模式生成电路；定时电路，其响应于所述模式生成电路以生成定时信号；格式化电路，耦合于所述定时电路的输出端，以生成脉冲信号波形；和管脚电子电路，响应于所述格式化电路，用于连接所述自动测试设备到被测装置，其中，所述模式生成电路、定时电路、格式化电路和管脚电子电路形成于同一集成电路上。2.如权利要求1的通道结构，其中，所述集成电路通过绝缘硅工艺形成。3.如权利要求1的通道结构，其中，所述模式生成电路、述定时电路和格式化电路包括操作在不大于1伏特的电压电平的低电压数字电路。4.如权利要求1的通道结构，其中，所述管脚电子电路包括操作在高于1伏特的电压的高电压模拟电路。5.一种用于测试半导体装置的自动测试设备，所述自动测试设备包括控制器；和测试头，所述测试头适于容纳多个通道卡，每一通道卡包括多个集成电路芯片，每一芯片包括模式生成电路；定时电路，其响应于所述模式生成电路以生成定时信号...

【专利技术属性】
技术研发人员：爱德华奥斯特塔格，
申请(专利权)人：泰拉丁公司，
类型：发明
国别省市：US[美国]