半导体结构的形成方法及半导体结构技术

本申请涉及半导体结构制造领域，特别涉及一种半导体结构的形成方法及半导体结构，包括：提供衬底，衬底表面覆盖有导电层；依次形成覆盖导电层表面的中间层和第一牺牲层；在第一牺牲层表面形成第一图形层；基于第一图形层，图形化第一牺牲层和部分厚度的中间层，将第一图案和第二图案转移至中间层中；形成填充且覆盖第一图案和第二图案间隙的第二牺牲层；在第二牺牲层表面形成第二图形层；基于第二图形层，图形化第二牺牲层和剩余厚度的中间层，将第三图案和第四图案转移至中间层中；中间层中还集成有第五图案；将第一图案、第二图案、第三图案、第四图案和第五图案转移至导电层中，以避免图形化形成的图案发生短路/断路的问题。避免图形化形成的图案发生短路/断路的问题。避免图形化形成的图案发生短路/断路的问题。

【技术实现步骤摘要】
半导体结构的形成方法及半导体结构


[0001]本申请涉及半导体结构制造领域，特别涉及一种半导体结构的形成方法及半导体结构。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)的发展追求高速度、高集成密度和低功耗等；随着技术的进步，半导体器件结构尺寸逐渐微缩，尤其是在关键尺寸小于15nm的DRAM制造过程中，图形化需要形成的图案间距减小，图案的制作难度增大，且容易发生短路/断路问题。

技术实现思路

[0003]本申请实施例提供一种半导体结构的形成方法及半导体结构，基于多次图形化形成预设图案，从而增大单次图形化所需形成的图形的间距，避免图形化形成的图案发生短路/断路的问题。
[0004]本申请实施例具体提供了一种半导体结构的形成方法，包括：提供包括阵列区和核心区的衬底，衬底表面覆盖有导电层；依次形成覆盖导电层表面的中间层和第一牺牲层；在第一牺牲层表面形成具有第一图案和第二图案的第一图形层，第一图案位于核心区，第二图案位于阵列区，包括在第一方向延伸且在垂直于第一方向间隔排布的横条；基于第一图形层，图形化第一牺牲层和部分厚度的中间层，将第一图案和第二图案转移至中间层中；形成填充且覆盖第一图案和第二图案间隙的第二牺牲层；在第二牺牲层表面形成具有第三图案和第四图案的第二图形层，第三图案位于核心区，且与第一图案的位置不同，第四图案位于阵列区，包括在第一方向延伸且在垂直于第一方向间隔排布的横条，且第四图案的横条和第一图案的横条在垂直于第一方向上相邻间隔排布；基于第二图形层，图形化第二牺牲层和剩余厚度的中间层，将第三图案和第四图案转移至中间层中；中间层中还集成有第五图案，第五图案位于阵列区，包括在第二方向延伸且在垂直于第二方向间隔排布的横条，且第五图案的横条的间距和第二图案与第四图案集成后的横条的间距一致；将第一图案、第二图案、第三图案、第四图案和第五图案转移至导电层中。
[0005]在核心区的导电层中形成的图案为第一图案和第三图案的组合图案，在阵列区的导电层中形成的图案为第二图案、第四图案和第五图案的公共图案，其中，第一图案和第二图案在一次图形化的过程中形成，第三图案和第四图案在一次图形化的过程中形成，第五图案在一次图形化的过程中形成，即在核心区和阵列区的导电层中形成的图案分别由多次图形化形成，从而增大第一图案、第二图案、第三图案、第四图案和第五图案中的图案间距，避免在单次图形化的过程中，形成图案发生短路/断路的问题。
[0006]另外，形成第五图案的方法包括：形成覆盖中间层的第三牺牲层，在第三牺牲层表面形成具有第六图案的第三图形层，第六图案位于阵列区，包括在第二方向延伸且在垂直于第二方向间隔排布的横条，且第六图案的横条间距大于第五图案的横条间距；基于第三
图形层，图像化第三牺牲层和部分厚度的中间层，将第六图案转移至中间层中；形成覆盖中间层的第四牺牲层，在第四牺牲层表面形成具有第七图案的第四图形层，第七图案位于阵列区，包括在第二方向延伸且在垂直于第二方向间隔排布的横条，且第七图案的横条间距大于第五图案的横条间距，第五图案的横条的间距和第六图案和第七图案集成后的横条的间距一致；基于第四图形层，图像化第四牺牲层和剩余厚度的中间层，将第七图案转移至中间层中。基于间距较大的图案，通过多重光刻(Light
‑
Etch
‑
Light
‑
Etch，LELE)工艺形成间距较小的图案，避免直接形成具有小间距的图案的掩膜，简化半导体结构形成的工艺难度。
[0007]另外，形成第五图案的方法包括：形成覆盖中间层的第三牺牲层，在第三牺牲层表面形成具有第八图案的第三图形层，第八图案位于阵列区，包括在第二方向延伸且在垂直于第二方向间隔排布的横条，且第八图案的横条间距大于第五图案的横条间距；基于第三图形层，图像化第三牺牲层，将第八图案转移至第三牺牲层中；基于光刻沉积材料，在第八图案的表面镀膜，光刻沉积材料与中间层的材料相同；形成填充第三牺牲层间隙的子牺牲层，子牺牲层的材料与第三牺牲层的材料相同；去除阵列区中的光刻沉积材料，剩余部分的阵列区图案构成第五图案；基于第五图案，将第五图案转移至中间层中。基于间距较大的图案，通过多重曝光(Self
‑
Aligning Double Patterning，SADP)工艺形成间距较小的图案，避免直接形成具有小间距的图案的掩膜，简化半导体结构形成的工艺难度。
[0008]另外，在中间层中形成第五图案的步骤位于在中间层上形成第一牺牲层之前；或，位于在中间层上形成第二牺牲层之前；或，位于将第三图案和第四图案转移至中间层中之后。
[0009]另外，在第一牺牲层表面形成具有第一图案和第二图案的第一图形层，基于第一图形层，图形化第一牺牲层和部分厚度的中间层，将第一图案和第二图案转移至中间层中，包括：中间层包括第一子中间层和第二子中间层，第一子中间层位于导电层表面，第二子中间层位于第一子中间层表面；基于第一图形层，图形化第一牺牲层，将第一图案和第二图案转移至第一牺牲层中；基于第一牺牲层，图形化第二子中间层，将第一图案和第二图案转移至第二子中间层中。
[0010]另外，在第二牺牲层表面形成具有第三图案和第四图案的第二图形层，基于第二图形层，图形化第二牺牲层和剩余厚度的中间层，将第三图案和第四图案转移至中间层中，包括：中间层包括第一子中间层和第二子中间层，第一子中间层位于导电层表面，第二子中间层位于第一子中间层表面，其中，第二子中间层为第一图案和第二图案；基于第二图形层，图形化第二牺牲层，将第三图案和第四图案转移至第二牺牲层中；基于第二牺牲层，图形化第一子中间层和第二子中间层，将第三图案和第四图案转移至第一子中间层中，并将第二子中间层的图案转移至第一子中间层中。
[0011]另外，依次形成覆盖导电层表面的中间层和第一牺牲层之前还包括：形成覆盖在衬底表面的刻蚀中间层，刻蚀中间层位于导电层表面，刻蚀中间层的厚度大于导电层的厚度，刻蚀中间层的刻蚀选择比大于导电层的刻蚀选择比。通过在导电层的表面形成刻蚀中间层，刻蚀中间层的厚度大于导电层的厚度，且刻蚀选择比小于导电层的刻蚀选择比，防止在图形转移的过程中，导电层出现过刻蚀或刻蚀残留的问题，从而将中间层的图形无损转移至导电层上，以在导电层上形成清晰的图案。
[0012]另外，刻蚀中间层与导电层的刻蚀选择比大于10：1。通过给刻蚀中间层与导电层
之间设置较大的刻蚀选择比，以保证先暴露出的导电层与后暴露出的导电层之间的刻蚀差异较小，从而防止出现过刻蚀或刻蚀残留的问题。
[0013]另外，刻蚀中间层的厚度至少为导电层厚度的三倍。通过给刻蚀中间层设置较厚的厚度，以保证先暴露出的刻蚀中间层与后暴露出的刻蚀中间层之间刻蚀差异的厚度相较于刻蚀中间层的整体厚度可以忽略不计，从而防止后续对导电层的刻蚀出现过刻蚀或刻蚀残留的问题。
[0014]另外，第一牺牲层的材料、第二牺牲层的材料和第三牺牲层的材料相同，中间本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供包括阵列区和核心区的衬底，所述衬底表面覆盖有导电层；依次形成覆盖所述导电层表面的中间层和第一牺牲层；在所述第一牺牲层表面形成具有第一图案和第二图案的第一图形层，所述第一图案位于所述核心区，所述第二图案位于所述阵列区，包括在第一方向延伸且在垂直于第一方向间隔排布的横条；基于所述第一图形层，图形化所述第一牺牲层和部分厚度的所述中间层，将所述第一图案和所述第二图案转移至所述中间层中；形成填充且覆盖所述第一图案和所述第二图案间隙的第二牺牲层；在所述第二牺牲层表面形成具有第三图案和第四图案的第二图形层，所述第三图案位于所述核心区，且与第一图案的位置不同，所述第四图案位于所述阵列区，包括在第一方向延伸且在垂直于第一方向间隔排布的横条，且所述第四图案的横条和所述第一图案的横条在垂直于第一方向上相邻间隔排布；基于所述第二图形层，图形化所述第二牺牲层和剩余厚度的所述中间层，将所述第三图案和所述第四图案转移至所述中间层中；所述中间层中还集成有第五图案，所述第五图案位于所述阵列区，包括在第二方向延伸且在垂直于第二方向间隔排布的横条，且所述第五图案的横条的间距和第二图案与第四图案集成后的横条的间距一致；将所述第一图案、所述第二图案、所述第三图案、所述第四图案和所述第五图案转移至所述导电层中。2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第五图案的方法包括：形成覆盖所述中间层的第三牺牲层，在所述第三牺牲层表面形成具有第六图案的第三图形层，所述第六图案位于所述阵列区，包括在第二方向延伸且在垂直于第二方向间隔排布的横条，且所述第六图案的横条间距大于所述第五图案的横条间距；基于所述第三图形层，图像化所述第三牺牲层和部分厚度的所述中间层，将所述第六图案转移至所述中间层中；形成覆盖所述中间层的第四牺牲层，在所述第四牺牲层表面形成具有第七图案的第四图形层，所述第七图案位于所述阵列区，包括在第二方向延伸且在垂直于第二方向间隔排布的横条，且所述第七图案的横条间距大于所述第五图案的横条间距，所述第五图案的横条的间距和第六图案和第七图案集成后的横条的间距一致；基于所述第四图形层，图像化所述第四牺牲层和剩余厚度的所述中间层，将所述第七图案转移至所述中间层中。3.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第五图案的方法包括：形成覆盖所述中间层的第三牺牲层，在所述第三牺牲层表面形成具有第八图案的第三图形层，所述第八图案位于所述阵列区，包括在第二方向延伸且在垂直于第二方向间隔排布的横条，且所述第八图案的横条间距大于所述第五图案的横条间距；基于所述第三图形层，图像化所述第三牺牲层，将所述第八图案转移至所述第三牺牲
层中；基于光刻沉积材料，在所述第八图案的表面镀膜，所述光刻沉积材料与所述中间层的材料相同；形成填充所述第三牺牲层间隙的子牺牲层，所述子牺牲层的材料与所述第三牺牲层的材料相同；去除所述阵列区中的所述光刻沉积材料，剩余部分的阵列区图案构成所述第五图案；基于所述第五图案，将所述第五图案转移至所述中间层中。4.根据权利要求2或3所述的半导体结构的形成方法，其特征在于，包括：在中间层中形成所述第五图案的步骤位于在所述中间层上形成所述第一牺牲层之前；或，位于在中间层上形成第二牺牲层之前；或，位于将所述第三图案和所述第四图案转移至所述中间层中之后。5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述在所述第一牺牲层表面形成具有第一图案和第二图案的第一图...

【专利技术属性】
技术研发人员：于业笑，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：