伪非易失性直接隧穿浮栅器件制造技术

本发明专利技术提供一种半导体器件，该器件使用一浮栅，将模拟和数字值信息存储以数毫秒至数小时所量度的时间。电荷借助于电子直接隧穿其周围的绝缘体而添加至浮栅和／或自浮栅中移除，其中该绝缘体通常足够薄，使在绝缘体电压小于该半导体与该绝缘体之间和／或该浮栅与该绝缘体之间的电子亲合势差的情况下会出现明显的隧穿。所存储的信息视需要可刷新或更新。在许多应用中，可刷新所存储的信息而无需中断正常电路运行。可利用不同的电路输入实施向浮栅添加或自其移除电荷，以定制浮栅器件的性能及响应。本发明专利技术所揭示的浮栅结构中不需使用控制栅。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种用于调节存储在一浮栅半导体器件浮栅上的电荷的方法和装置。更特定而言，本专利技术涉及使用一直接隧穿(direct-tunneling)机制调节模拟和数字值伪非易失性浮栅(PNVFG)MOSFET上所存储的电荷。
技术介绍
目前有许多种用于存储信息的半导体器件。存储通常分为两类长期或短期。长期存储器件包括只读存储器(ROM)、可编程只读存储器(PROM)、电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、快闪非易失性存储器(Flash NVM)、铁电随机存取存储器(FRAM)、磁阻随机存取存储器(MRAM)、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器及许多其他存储器。在许多该些长期存储器件中，所存储的信息包括一些存储在一半导体器件的电荷保持区域中的电荷。长期存储器通常具有相对低的泄漏率，因此其在约数年的时间内保持可读。短期存储器件通常比长期存储器件更致密且更易于擦除及重写，但通常具有泄漏率相对高的缺点。该些器件包括已知的动态随机存取存储器(DRAM)、切换式电容电路及容性微调电路及其变化形式。由于该些器件通常会在数微秒至数毫秒的时标本文档来自技高网...

【技术保护点】
一种伪非易失性电荷存储器件，其包括：一半导体基板；一布置于所述基板中的源极区；一布置于所述基板中并与所述源极区隔开的漏极区；一布置于所述源极区与所述漏极区之间的沟道；一与所述沟道隔开的电荷保持区；及　 　一厚度小于一富勒－诺德汉隧穿电介质厚度的直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置以便电荷穿过所述直接隧穿电介质转移至电荷保持区域，其中所述电荷存储器件无布置于所述沟道上的控制栅。

【技术特征摘要】
US 2002-5-9 10/143,557;US 2003-1-31 10/356,6451.一种伪非易失性电荷存储器件，其包括一半导体基板；一布置于所述基板中的源极区；一布置于所述基板中并与所述源极区隔开的漏极区；一布置于所述源极区与所述漏极区之间的沟道；一与所述沟道隔开的电荷保持区；及一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置以便电荷穿过所述直接隧穿电介质转移至电荷保持区域，其中所述电荷存储器件无布置于所述沟道上的控制栅。2.根据权利要求1所述的器件，其中所述电荷保持区域布置于所述沟道上。3.根据权利要求2所述的器件，其中所述电荷保持区域包括多晶硅。4.根据权利要求1所述的器件，其进一步包括一耦合至所述电荷保持区域的电荷刷新电路，所述电荷刷新电路定期刷新所述电荷保持区域中所存储的电荷。5.一种伪非易失性电荷存储器件，其包括一半导体基板；一布置于所述基板中的源极区；一布置于所述基板中并与所述源极区隔开的漏极区；一布置于所述源极区和所述漏极区之间的沟道；一与所述沟道隔开的电荷保持区域；及一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置，以便出现穿过所述直接隧穿电介质至电荷保持区域的电荷转移，其中所述电荷保持区域未静电耦合至一控制栅。6.根据权利要求5所述的器件，其中所述电荷保持区域布置于所述沟道之上。7.根据权利要求6所述的器件，其中所述电荷保持区域包括多晶硅。8.根据权利要求5所述的器件，其进一步包括一耦合至所述电荷保持区域的电荷刷新电路，所述电荷刷新电路定期刷新所述电荷保持区域中所存储的电荷。9.根据权利要求1所述的器件，其中所述源极区和所述漏极区包括一第一导电型半导体材料且所述源极区和所述漏极区布置于包括一第二导电型半导体的第一区域中。10.根据权利5要求所述的器件，其中所述源极区和所述漏极区包括一第一导电型的半导体材料且所述源极区和所述漏极区布置于包括一第二导电型半导体的第一区域中。11.根据权利要求9所述的器件，其中所述第一区域是所述半导体基板。12.根据权利要求10所述的器件，其中所述第一区域是所述半导体基板。13.根据权利要求9所述的器件，其中所述第一区域是一布置于所述半导体基板中的阱。14.根据权利要求10所述的器件，其中所述第一区域是一布置于所述半导体基板中的阱。15.根据权利要求13所述的器件，其中所述阱包括所述第二导电型的半导体材料。16.根据权利要求14所述的器件，其中所述阱包括所述第二导电型半导体材料。17.一种伪非易失性电荷存储器件，其包括一读出晶体管，其包含一半导体基板；一布置于所述基板中的源极区；一布置于所述基板中且与所述源极区隔开的漏极区；一布置于所述源极区与所述漏极区之间的沟道；及一与所述沟道隔开的电荷保持区域；及一第一隧穿电容器，其包含一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质；一用于接收一第一隧穿控制电压的第一节点，所述第一节点对应于所述第一隧穿电容器的一第一极板；及一对应于所述第一隧穿电容器的一第二极板的第一浮动节点，所述第一浮动节点耦合至所述电荷保持区域。18.根据权利要求17所述的器件，其进一步包括一第二隧穿电容器，其包含一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质；一用于接收一第二隧穿控制电压的第二节点，所述第二节点对应于所述第二隧穿电容器的一第一极板；及一对应于所述第二隧穿电容器的一第二极板的第二浮动节点，所述第二浮动节点耦合至所述第一浮动节点和所述电荷保持区域。19.根据权利要求17所述的器件，其中所述读出晶体管是一pFET。20.根据权利要求17所述的器件，其中所述读出晶体管是一nFET。21.根据权利要求18所述的器件，其中所述读出晶体管是一pFET。22.根据权利要求18所述的器件，其中所述读出晶体管是一nFET。23.根据权利要求17所述的器件，其中所述读出晶体管具有源极、漏极和阱接点。24.一种伪非易失性电荷存储器件，其包括一包括一第一导电型半导体材料的基板；一布置于所述基板中的阱，所述阱包括一第二导电型半导体材料；一布置于所述阱中的源极区，所述源极区包括一所述第一导电型半导体材料；一布置于所述阱中的漏极区，所述漏极区包括一所述第一导电型半导体材料；一布置于所述阱中的阱接点区域，所述阱接点区域包括一所述第二导电型半导体材料；一布置于所述源极区与所述漏极区之间的所述阱中的沟道；一与所述沟道隔开的电荷保持区域；一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置，以便出现穿过所述直接隧穿电介质至所述电荷保持区域的电荷转移；及耦合所述源极区、所述漏极区和所述阱接点区域的互连。25.根据权利要求24所述的器件，其中所述第一导电型是p型。26.根据权利要求24所述的器件，其中所述第一导电型是n型。27.一种伪非易失性电荷存储器件，其包括一包括一第一导电型半导体材料的基板；一布置于所述阱中的源极区，所述源极区包括一第二导电型半导体材料；一布置于所述阱中的漏极区，所述漏极区包括一所述第二导电型半导体材料；一布置于所述源极区与所述漏极区之间的阱中的沟道；一与所述沟道隔开的电荷保持区域；一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置，以便出现穿过所述直接隧穿电介质至所述电荷保持区域的电荷转移；及耦合所述源极区和所述漏极区的互连。28.根据权利要求27所述的器件，其中所述第一导电型是p型。29.根据权利要求27所述的器件，其中所述第一导电型是n型。30.一种伪非易失性电荷存储器件，其包括一包括一第一导电型半导体材料的基板；一布置于所述基板中的第一阱，所述第一阱包括一第二导电型半导体材料；一布置于所述第一阱中的第二阱，所述第二阱包括所述第一导电型半导体材料；一布置于所述第二阱中的源极区，所述源极区包括一所述第二导电型半导体材料；一布置于所述第二阱中的漏极区，所述漏极区包括一所述第二导电型半导体材料；一布置于所述第二阱中的第二阱接点区域，所述第二阱接点区域包括一所述第一导电型半导体材料；一布置于所述源极区与所述漏极区之间的所述第二阱中的沟道；一与所述沟道隔开的电荷保持区域；一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置，以便出现穿过所述直接隧穿电介质至所述电荷保持区域的电荷转移；及耦合所述源极区、所述漏极区和所述第二阱接点区域的互连。31.根据权利要求30所述的器件，其进一步包括一布置于所述第一阱中的第一阱接点区域，所述第一阱接点区域包括一所述第二导电型半导体材料。32.根据权利要求30所述的器件，其中所述第一导电型是p型。33.根据权利要求30所述的器件，其中所述第一导电型是n型。34.根据权利要求31所述的器件，其中所述第一导电型是p型。35.根据权利要求31所述的器件，其中所述第一导电型是n型。36.一种伪非易失性电荷存储器件，其包括一包括一第一导电型半导体材料的基板；一布置于所述基板中的第一阱，所述第一阱包括一第二导电型半导体材料；一布置于所述第一阱中的第二阱，所述第二阱包括一所述第一导电型半导体材料；一布置于所述第二阱中的第一源极区，所述第一源极区包括一所述第二导电型半导体材料；一布置于所述第二阱中的第一漏极区，所述第一漏极区包括一所述第二导电型半导体材料；一布置于所述第二阱中的第二源极区，所述第二源极区包括一所述第一导电型半导体材料；一布置于所述第二阱中的第二漏极区，所述第二漏极区包括一所述第一导电型半导体材料；一布置于所述第一阱中的第一阱接点区域，所述第一阱接点区域包括一所述第二导电型半导体材料；一布置于所述第一源极区与所述第一漏极区之间的所述第二阱中的第一沟道；一布置于所述第二源极区与所述第二漏极区之间的所述第二阱中的第二沟道；一与所述第一沟道隔开的第一电荷保持区域；一与所述第二沟道隔开的第二电荷保持区域；一厚度小于一富勒-诺德汉隧穿电介质厚度的第一直接隧穿电介质，所述第一直接隧穿电介质与所述第一电荷保持区域并置，以便出现穿过所述第一直接隧穿电介质至所述第一电荷保持区域的电荷转移；一厚度小于一富勒-诺德汉隧穿电介质厚度的第二直接隧穿电介质，所述第二直接隧穿电介质与所述第二电荷保持区域并置，以便出现穿过所述第二直接隧穿电介质至所述第二电荷保持区域的电荷转移；耦合所述第一源极区和所述第二源极...

【专利技术属性】
技术研发人员：约翰D海德，托德E休姆斯，克里斯托弗J迪奥里奥，卡弗A米德，
申请(专利权)人：伊皮杰有限公司，
类型：发明
国别省市：US[美国]