有受防护发射极-基极结的双极结晶体管的半导体器件制造技术

本发明专利技术公开了一种ＣＭＯＳ－ＢＪＴ半导体器件的制造方法，该方法包括如下步骤：同时在半导体衬底中形成第一导电类型的集电区和第一导电类型的第一阱；在半导体衬底中形成与第一导电类型相反的第二导电类型的第二阱；在集电区中形成第二导电类型的基区；在所述第一和第二阱上形成第一和第二绝缘栅结构，并在所述基区上形成具有与所述绝缘栅结构相同的组成元件的结保护结构；以及在所述第二阱中形成第一导电类型的第二源／漏区，同时在基区中形成第一导电类型的发射区，并具有达到所述结保护结构之下的主表面的发射极－基极结。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件及其制造方法，具体地，本专利技术涉及一种含有互补性MOS(CMOS)晶体管和双极结晶体管(BJT)的半导体器件及其制造方法。
技术介绍
图13-22中所示的制造方法是一种用于的双极结晶体管的传统制造方法(例如，参照日本专利公开No.SHO-62-86752，其以引用的形式结合于本文)。在图13中所示的方法中，在具有主表面的p型硅衬底1中，从主表面向下进入衬底形成n型集电极区域2。通过与在CMOS晶体管区域中形成p沟道MOS晶体管的n型阱相同的工艺形成n型集电极区域2。在形成具有对应于部分集电极区域2的元件开口(aperture)3a的场氧化膜3之后，在暴露在元件开口3a中的硅表面上形成薄氧化膜4。通过与在CMOS晶体管区域中形成场氧化膜的硅局部氧化(LOCOS)工艺相同的工艺形成氧化膜3，以及通过与在CMOS晶体管区域中形成栅氧化膜的热氧化法相同的工艺形成氧化膜4。其次，在集电区2的表面层中，通过使用抗蚀剂掩模层5和场绝缘膜3作为掩模的离子注入工艺形成p型有源基区6。在该方法中，用抗蚀剂层5掩蔽CMOS晶体管区。离子注入工艺包括激活注入离子的热处理，并且该热处理可以在执行一次离子注入之后进行该热处理，或者可以在执行多次离子注入之后(例如，在执行所有的离子注入之后)进行。如果没有特别需要，就省去对激活热处理的说明。在图14所示的步骤中，通过使用抗蚀剂层5作为掩模选择性蚀刻氧化膜3和4，以暴露有源基区6的主要表面区。其后除去抗蚀剂层5。在图15所示的步骤中，通过化学气相淀积(CVD)在衬底上顺序沉积多晶硅层7A和氧化硅层8A。在沉积之后，在多晶硅层7A之中以1021cm-3的浓度掺杂形成发射区的n型杂质。在图16中所示的工艺中，通过使用抗蚀剂层(未示出)作为掩模的蚀刻工艺以发射极电极形状构图多晶硅层7A和氧化硅层8A的叠层，由此在堆叠状态中留下多晶硅层7A的部分7和氧化硅层8A的部分8。通过使用与在CMOS晶体管区中形成栅电极的方法相同的工艺执行图15和16中所示工艺。在图16中所示的工艺之后，在CMOS晶体管区域中，通过使用栅叠层(对应于多晶硅层7和氧化硅层8的叠层)作为掩模形成n沟道和p沟道MOS晶体管中至少一个的低浓度(p-型或n-型)源/漏扩展区。在图17中所示的工艺中，在衬底的上表面上，通过CVD沉积氧化硅层9。在图18中所示的工艺中，通过反应离子蚀刻(RIE)回蚀刻氧化硅层9，以在多晶硅层7和氧化硅层8的叠层的侧壁上形成侧壁间隔9a和9b。侧壁间隔9a和9b均由剩余的氧化硅层9形成。通过与在CMOS晶体管区中形成侧壁间隔的工艺相同的工艺执行图17和18中所示的步骤。下文中将具有图18中所示的多晶硅层7、氧化硅层8和侧壁间隔9a和9b的结构称为发射极电极结构10。在图19中所示的步骤中，使用抗蚀剂层11和绝缘膜3作为掩模通过离子注入法在集电区2的表面层中形成n+型集电极接触区12。通过使用与在CMOS晶体管区中形成n沟道MOS晶体管的n+型源/漏区的离子注入法相同的工艺形成n+型区。在除去抗蚀剂层11之后，通过使用发射极电极结构10的多晶硅层7作为扩散源，通过激活注入离子的热处理在有源基区6的表面层中形成n+型发射区13。在图20中所示的步骤中，通过使用抗蚀剂层14作为掩模的离子注入工艺形成p+型外部基区15，该外部基区与有源基区6的部分区域重叠。通过使用与在CMOS晶体管区中形成p沟道MOS晶体管的p+型源/漏区的离子注入方法相同的方法形成p+型区15。其后除去抗蚀剂层14。在图21中所示的步骤中，通过CVD在衬底的上表面上沉积氧化硅层16。在图22中所示的步骤中，穿过氧化硅层16形成对应于发射极、基极和集电极的接触孔16e、16b、16c。依照通过除去发射极电极结构10的氧化硅层8暴露多晶硅层7的方法形成对应于发射极的接触孔16e。在衬底上表面上涂敷金属，例如Al合金，并构图涂层以形成发射极电极层17、基极电极层18和集电极电极层19。电极层17、18和19分别通过接触孔16e、16b和16c连接到多晶硅层7、外部基区15和集电极接触区12。通过使用与在CMOS晶体管区中沉积氧化硅的方法相同的方法执行图21中所示的步骤。通过使用与在CMOS晶体管区中形成电极的方法相同的方法执行图22中所示的步骤。上述传统技术需要双极性晶体管制造方法特有的步骤(不能用于CMOS晶体管工艺的步骤)，即，图13的有源基区形成步骤和图14的氧化膜除去步骤，和并且该传统方法具有大量增加的步骤。在图16中所示的工艺中构图多晶硅层7和氧化硅层8的叠层的干法蚀刻过程中，有源基区6的表面暴露于蚀刻并受到损坏。因此，当在如图19中所示的有源基区6的表面层中形成发射区13时，发射区13与基区6之间的pn结处的漏电流增加，且电流放大因子hFE降低。
技术实现思路
本专利技术的目的是提供一种包括具有受防护的发射极-基极结的双极结晶体管的半导体器件及其制造方法。本专利技术的另一目的是提供一种包括CMOS晶体管、以及具有受防护的发射极-基极结的双极结晶体管的半导体器件，以及提供一种在不过分增加制造步骤的数量的情况下的制造该半导体器件的方法。根据本专利技术的一个方面，提供一种包括双极结晶体管的半导体器件，包括具有主表面的半导体衬底；从所述主表面在所述半导体衬底中形成的第一导电类型的集电区；从所述主表面在所述集电区中形成的与所述第一导电类型相反的第二导电类型的基区；从所述主表面在所述基区中形成的所述第一导电类型的发射区，形成到达所述主表面发射极-基极结；以及在到达主表面的所述发射极-基极结上方形成的结保护结构，包括形成在所述主表面上的绝缘体膜和形成在所述绝缘体膜上的导电层。优选地，半导体器件包括CMOS晶体管，CMOS晶体管包括从所述主表面在所述半导体衬底中形成的第一和第二导电类型的第一和第二阱；形成在所述第一和第二阱上的第一和第二绝缘栅结构，该缘栅结构包括形成在所述第一和第二阱上的第一和第二栅绝缘膜、形成在所述第一和第二栅绝缘膜上并具有侧壁的第一和第二导电电极、和形成在所述第一和第二导电电极的侧壁上的第一和第二侧壁间隔；以及形成在所述第一和第二绝缘栅结构两侧上的所述第一和第二阱中，并具有第二和第一导电类型的第一和第二源/漏区；其中所述的结保护结构具有与所述第一和第二绝缘栅结构之一相同、并同时形成的组成元件。优选地，集电区和第一阱同时形成，所述发射区和所述第二源/漏区同时形成。基区具有暴露在场绝缘膜的基极开口中的主表面处的表面，结保护结构具有基极开口内的闭环结构，发射区形成在闭环结构限定的区域中，并且具有达到结保护结构下面的主表面的发射极-基极结。结保护结构穿过限定在基极开口中的基区，发射区形成在结保护结构和场绝缘膜限定的区域中。并且具有达到结保护结构和场绝缘膜下面的主表面的发射极-基极结。根据本专利技术的另一方面，提供了一种制造包含CMOS晶体管和双极结晶体管的半导体器件的方法，包括如下步骤(a)准备具有主表面的半导体衬底(b-1)从主表面在半导体衬底中同时形成第一导电类型的集电区和第一导电类型的第一阱；(b-2)从主表面在半导体衬底中形成与所述第一导电类型相反的第二导电类型的第二阱；(c)从主表面在集电区中形成第二导电本文档来自技高网...

【技术保护点】
一种包括双极结晶体管的半导体器件，包括：具有主表面的半导体衬底；从所述主表面在所述半导体衬底中形成的第一导电类型的集电区；从所述主表面在所述集电区中形成的与第一导电类型相反的第二导电类型的基区；从所述主表面在 所述基区中形成的所述第一导电类型的发射区，形成到达所述主表面的发射极－基极结；以及在到达主表面的所述发射极－基极结上方形成的结保护结构，包括形成在所述主表面上的绝缘体膜和形成在所述绝缘体膜上的导电层。

【技术特征摘要】
JP 2004-3-8 063982/041.一种包括双极结晶体管的半导体器件，包括具有主表面的半导体衬底；从所述主表面在所述半导体衬底中形成的第一导电类型的集电区；从所述主表面在所述集电区中形成的与第一导电类型相反的第二导电类型的基区；从所述主表面在所述基区中形成的所述第一导电类型的发射区，形成到达所述主表面的发射极-基极结；以及在到达主表面的所述发射极-基极结上方形成的结保护结构，包括形成在所述主表面上的绝缘体膜和形成在所述绝缘体膜上的导电层。2.根据权利要求1的半导体器件，还包括形成在所述半导体衬底的主表面上的场绝缘膜，具有在所述基区上的基区开口和在所述基区外侧的所述集电区的一部分上的集电极开口。3.根据权利要求2的半导体器件，还包括集电极接触区，形成在所述集电区的一部分中、暴露在集电极开口中并具有大于所述集电区的所述第一导电类型的杂质浓度；以及基极接触区，形成在暴露在发射区外侧的基极开口中的基区的部分中、并具有大于所述基区的第二导电类型的杂质浓度。4.根据权利要求1的半导体器件，其中半导体器件还包括CMOS晶体管，其包括从所述主表面在所述半导体衬底中形成的第一和第二导电类型的第一和第二阱；形成在所述第一和第二阱上的第一和第二绝缘栅结构，包括形成在所述第一和第二阱上的第一和第二栅绝缘膜、形成在所述第一和第二栅绝缘膜上并具有侧壁的第一和第二导电电极、和形成在所述第一和第二导电电极的侧壁上的第一和第二侧壁间隔；以及形成在所述第一和第二绝缘栅结构两侧上的所述第一和第二阱中，并具有第二和第一导电类型的第一和第二源/漏区，其中所述的结保护结构具有与所述第一和第二绝缘栅结构之一相同、并同时形成的组成元件。5.根据权利要求4的半导体器件，其中所述集电区和所述第一阱同时形成，所述发射区和所述第二源/漏区同时形成。6.根据权利要求4的半导体器件，还包括场绝缘膜，具有所述基区上方的基极开口、所述基区外侧的所述集电区上方的集电极开口、和所述第一和第二阱上方的第一和第二MOS晶体管开口。7.根据权利要求6的半导体器件，其中基区具有暴露在基极开口中的主表面处的表面，结保护结构具有在基极开口内的闭环结构，发射区形成在闭环结构限定的区域中，并具有达到结保护结构下的主表面的发射极-基极结。8.根据权利要求6的半导体器件，其中基区具有暴露在基极开口中的主表面处的表面，结保护结构具有限定基极开口内的多个区域的闭环网络结构，发射区形成在闭环网络结构限定的多个区域中，并且具有达到结保护结构下的主表面的发射极-基极结。9.根据权利要求6的半导体器件，其中基区具有暴露在基极开口中的主表面处的表面，结保护结构具有在基极开口内的闭环结构，发射区形成在场绝缘膜与的闭环结构之间限定的区域中，并且具有达到场绝缘膜和结保护结构下的主表面的发射极-基极结。10.根据权利要求6的半导体器件，其中结保护结构穿过限定在基极开口中的基区，发射区形成在结保护结构和场绝缘膜限定的区域中，并且具有达到结保护结构和场绝缘膜下的主表面的发射极-基极结。11.根据权利要求4的半导体器件，还包括电连接所述结保护结构的导电电极和所述基区的局部互连。12.根据权利要求11的半导体器件，其中所述的半导体衬底由硅形成，所述局部互连包括形成在基区上由硅和可硅化金属形成的硅化物层，以及在一个侧壁间隔上由可硅...

【专利技术属性】
技术研发人员：神谷孝行，密冈久二彦，
申请(专利权)人：雅马哈株式会社，
类型：发明
国别省市：JP[日本]