用于提高硅集成电感品质因数的局部介质增厚方法技术

一种用于提高硅集成电感品质因数的局部介质增厚方法，其特征在于，包括如下步骤：步骤１：淀积二氧化硅／氮化硅／二氧化硅三层复合介质；步骤２：光刻胶保护螺旋电感区域，暴露螺旋电感平面以外的区域；步骤３：湿法腐蚀顶层二氧化硅，干法刻蚀氮化硅及底层二氧化硅；步骤４：去胶清洗。

【技术实现步骤摘要】

本专利技术属于半导体
，特别是指一种用于提高硅(Si)集成电感品质因数的局部介质增厚技术。
技术介绍
近年，无线通讯技术发展迅速，市场对射频集成电路(RFIC)的需求剧增。射频(RF)互补型金属氧化物半导体(CMOS)技术由于具有低成本、低功耗和易于集成的优势，各大公司、大学和研究机构竞相加入研究开发。Si RFIC正在某些应用领域挑战或取代传统的砷化镓(GaAs)技术，并被视为RFIC发展的未来趋势。平面螺旋电感是RFIC中非常重要的无源元件，其品质因数决定或影响着整个电路的性能。但是，在损耗性的硅衬底上集成较高品质因数的电感，一直是Si RFIC中的一个技术难题。为了降低硅衬底损耗，提高品质因数，已经做出了很多努力。报道最为广泛的方法，即采用微机械系统(MEMS)技术挖空电感下方硅衬底(代表性的文献见J.Y C.Chang，A.A.Abidi and M.Gaitan，“Largesuspended inductors on silicon and their use in a 2mm CMOS RF amplifier，”IEEE Electron Device Letters，Vol.14，May 1993，pp246-248.)，虽然能提高电感的品质因数，但它不仅工艺复杂，而且存在长期可靠性的问题。
技术实现思路
本专利技术目的在于提供一种，这种方法通过增大电感平面与硅衬底距离的方式来降低衬底损耗影响，显著提高了电感品质因数，并且工艺简单，经济可行，完全兼容于CMOS技术并具有长期可靠性。采用此新方法，成功运用于0.25微米射频集成电路，在集成有源器件的同时实现了较高品质因数的集成电感。本专利技术一种，其特征在于，包括如下步骤步骤1淀积二氧化硅/氮化硅/二氧化硅三层复合介质；步骤2光刻胶保护螺旋电感区域，暴露螺旋电感平面以外的区域；步骤3湿法腐蚀顶层二氧化硅，干法刻蚀氮化硅及底层二氧化硅；步骤4去胶清洗。其中步骤1采用了淀积方式生长二氧化硅/氮化硅/二氧化硅三层复合介质，并且三层介质的厚度范围依次为15-30nm、50-100nm、500-3000nm。其中步骤2采用了光刻胶保护平面螺旋电感及其周边5微米内的区域。其中步骤3湿法腐蚀顶层二氧化硅，采用9∶1缓冲液，即去离子水和缓冲液按9∶1的体积比混和，按腐蚀速率定时，过腐蚀15％以确保腐蚀彻底，氮化硅层充当了湿法腐蚀可靠的终止层；干法刻蚀采用反应离子刻蚀方式，其中，刻蚀氮化硅的条件为功率150W，孔隙0.8cm，氦气100sccm，六氟化硫30sccm，三氟甲烷7sccm，过刻30％，终点触发控制；刻蚀底层二氧化硅条件为功率400W，孔隙1.2cm，氩气300sccm，四氟化碳15sccm，三氟甲烷35sccm，过刻30％，终点触发控制。其中步骤4采用了标准的RCA清洗，具体为“Piranha溶液-SC-1溶液”方式，其中，Piranha溶液的组分为7份浓缩硫酸和3份30％的过氧化氢按体积比混合，120℃，10分钟；SC-1溶液为氢氧化铵/过氧化氢/去离子水按1∶1∶5配比混和，80℃，10分钟。附图说明为进一步说明本专利技术的
技术实现思路
，以下结合实施例及附图详细说明如后，其中图1是本专利技术的光刻保护区示意图。具体实施例方式本专利技术一种，包括如下步骤步骤1淀积二氧化硅/氮化硅/二氧化硅三层复合介质；该步骤1采用了淀积方式生长二氧化硅/氮化硅/二氧化硅三层复合介质，并且三层介质的厚度范围依次为15-30nm、50-100nm、500-3000nm。步骤2光刻胶保护螺旋电感区域，暴露螺旋电感平面以外的区域；该步骤2采用了光刻胶保护平面螺旋电感及其周边5微米内的区域；如图1所示，I区(图中心面积最小的矩形)为螺旋电感平面区域，II区(阴影区域，内含I区)为光刻胶保护区域，III区(阴影图形以外的区域)为无光刻胶保护的区域。II区对I区各边的扩大应在5微米以上，以保证最后的电感金属螺旋线在同一平面上，不跨越台阶。步骤3湿法腐蚀顶层二氧化硅，干法刻蚀氮化硅及底层二氧化硅；该步骤3湿法腐蚀顶层二氧化硅，采用9∶1缓冲液，即去离子水和缓冲液按9∶1的体积比混和，按腐蚀速率定时，过腐蚀15％以确保腐蚀彻底，氮化硅层充当了湿法腐蚀可靠的终止层；干法刻蚀采用反应离子刻蚀方式，其中，刻蚀氮化硅的条件为功率150W，孔隙0.8cm，氦气100sccm，六氟化硫30sccm，三氟甲烷7sccm，过刻30％，终点触发控制；刻蚀底层二氧化硅条件为功率400W，孔隙1.2cm，氩气300sccm，四氟化碳15sccm，三氟甲烷35sccm，过刻30％，终点触发控制。步骤4去胶清洗；该步骤4采用了标准的RCA清洗，具体为“Piranha溶液-SC-1溶液”方式，其中，Piranha溶液的组分为7份浓缩硫酸和3份30％的过氧化氢按体积比混合，120℃，10分钟；SC-1溶液为氢氧化铵/过氧化氢/去离子水按1∶1∶5配比混和，80℃，10分钟。。接下来完成后续的自对准硅化物和双层金属化工艺，实现有源及无源器件的集成。为验证本专利技术改善电感品质因数的成效，分别采用和不采用本专利技术在同一注氧隔离的绝缘体硅(SIMOX)衬底(p(100)，20Ω-cm)上制作了最为常见的平面双层铝螺旋线电感，即二次铝螺旋线构成电感面，电感中心端子借助通孔由一次铝线引出。其中，淀积SiO2/Si3N4/SiO2介质层的厚度依次为25nm、80nm、700nm。测试获得电感的最高品质因数如表1所示。通过对比，发现本专利技术对常见的nH级别的集成电感最大品质因数改善明显，在40％～80％之间；而且，品质因数的改善率随电感值的增加而提高。用于对比的两种类型电感的版图、隔离介质材料和衬底材料均相同，电感品质因数的提高显然是由于本专利技术技术的采用增加了隔离介质厚度所致。本实施例仅采用了700nm厚度的顶层SiO2，如果淀积更厚的顶层SiO2，可以取得更显著的品质因数改善。表1 电感最高品质因数对比 本专利技术的技术原理和特点为(1)硅集成电感的衬底损耗机理，主要是电感中的电能通过电感面和衬底之间的电容耦合到衬底中损耗，以及电感中的磁能通过电磁感应在衬底中引起涡流损耗，增加电感面同衬底之间的距离能同时降低这两种损耗，因而能提高电感的品质因数；(2)如果通过厚的场氧来增加电感面和硅衬底距离，则会显著增加工艺时间和成本，在局域场氧化隔离(LOCOS)结构上增加“鸟嘴”宽度，不利因素很多且改善程度有限(因为场氧最多到1微米左右厚度)；如果在整个版图上无区分的增加金属化前介质(PMD)厚度，则会增加接触孔刻蚀难度和风险，在接触孔和多晶硅栅距离很小时甚至造成栅同源漏接触的短路；如果通过增加电感上层和下层金属线的距离，势必引入更大的串联电阻，后者不利于提高电感的品质因数，此外还会增加集成“金属层-介质层-金属层”(MIM)电容器的面积，降低电容的品质因数；(3)本专利技术采用引入一次光刻的代价，避免了前面列举的几种方法的局限性，具有设计上更灵活和成效更突出的优势。在腐蚀顶层SiO2时，Si3N4层既是MOS器件SiO2侧墙和栅氧的保护层，也是可靠的腐蚀终止层；底层的SiO2薄层作为Si3N4和硅层之间的应力缓冲层必不可少，它还可以和本文档来自技高网...

【技术保护点】
一种用于提高硅集成电感品质因数的局部介质增厚方法，其特征在于，包括如下步骤：步骤１：淀积二氧化硅／氮化硅／二氧化硅三层复合介质；步骤２：光刻胶保护螺旋电感区域，暴露螺旋电感平面以外的区域；步骤３：湿法腐蚀顶层二氧化硅 ，干法刻蚀氮化硅及底层二氧化硅；步骤４：去胶清洗。

【技术特征摘要】
1.一种用于提高硅集成电感品质因数的局部介质增厚方法，其特征在于，包括如下步骤步骤1淀积二氧化硅/氮化硅/二氧化硅三层复合介质；步骤2光刻胶保护螺旋电感区域，暴露螺旋电感平面以外的区域；步骤3湿法腐蚀顶层二氧化硅，干法刻蚀氮化硅及底层二氧化硅；步骤4去胶清洗。2.根据权利要求1所述的用于提高硅集成电感品质因数的局部介质增厚方法，其特征在于，其中步骤1采用了淀积方式生长二氧化硅/氮化硅/二氧化硅三层复合介质，并且三层介质的厚度范围依次为15-30nm、50-100nm、500-3000nm。3.根据权利要求1所述的用于提高硅集成电感品质因数的局部介质增厚方法，其特征在于，其中步骤2采用了光刻胶保护平面螺旋电感及其周边5微米内的区域。4.根据权利要求1所述的用于提高硅集成电感品质因数的局部介质增厚方法，其特征在于，其中步骤3湿法腐蚀顶层二氧化硅，采用9∶1缓冲液，即去...

【专利技术属性】
技术研发人员：李俊峰，杨荣，李力南，扈焕章，蒋浩杰，白国斌，钱鹤，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11[中国|北京]