本发明专利技术得到高压侧浮动补偿电压的负变动而产生的锁定破坏容量高的半导体装置。在ｐ↑［－］衬底（２００）顶面内形成ｎ型杂质区（１２１）。在ｎ型杂质区（１２１）顶面内形成ｐ阱（１３１）。另外，在ｎ型杂质区（１２１）顶面内形成ｐ↑［＋］型源极区（１２６）和ｐ↑［＋］型漏极区（１２２）。在ｐ阱（１３１）顶面内形成ｎ↑［＋］型漏极区（１３７）和ｎ↑［＋］型源极区（１３３）。在ｐ↑［－］衬底（２００）内形成比ｎ型杂质区（１２１）更高浓度的ｎ↑［＋］埋入层（２０）。ｎ↑［＋］埋入层（２０）与ｎ型杂质区（１２１）的底面相接，且形成得比ｎ型杂质区（１２１）更深。
【技术实现步骤摘要】
本专利技术涉及半导体装置，特别是涉及驱动变换器等功率器件的功率器件驱动装置。
技术介绍
图55是表示功率器件及功率器件驱动装置的概略结构框图。另外，图56是表示图55所示的高压侧驱动部101主要部分的结构的电路图，图57是表示高压侧驱动部101的概略布局的俯视图。图58和图59是表示高压侧驱动部101的传统结构的剖视图，分别相当于沿着图57所示的线B-B、A-A的位置相关的剖视图。还有，与具备阴极负载二极管的高耐压IC相关的技术，例如公开于下述日本专利文献1中，与改善了锁定容量的高耐压半导体装置相关的技术，例如公开于下述日本专利文献2中，与采用RESURF(reduction In surface fields表面域减少)结构的高耐压半导体装置相关的技术，例如公开于下述美国专利文献3中，与采用分割RESURF结构的高耐压半导体装置相关的技术，例如公开于下述日本专利文献4中，与抑制因寄生晶闸管而发生锁定的CMOS半导体装置相关的技术，例如公开于下述日本专利文献5中。专利文献1特开2002-324848号公报专利文献2特开平11-214530号公报专利文献3美国专利第4292642号说明书专利文献4特开平9-283716号公报专利文献5特开平5-152523号公报
技术实现思路
图55所示的功率器件和功率器件驱动装置中，再生期间(即根据来自连接到节点N30的负载的反电压使续流二极管D2导通的期间)，高压侧浮动补偿电压VS可能变动到比公共接地COM低的负电位。该高压侧浮动补偿电压VS的负变动，经由电容C1传达到高压侧浮动供给绝对电压VB，高压侧浮动供给绝对电压VB的电位也作负变动。当高压侧浮动供给绝对电压VB进行负变动时，图58和图59中，该负变动传达到n型杂质区117、121和n-型杂质区110、143。结果，参照图58，通常都应该处于反向偏压状态的，在p型阱(以下称为“p阱”)111和n-型杂质区110之间的寄生二极管PD1、在p-型硅衬底(以下称为“p-衬底”)200和n型杂质区117之间的寄生二极管PD2以及在p-衬底200和n型杂质区121之间的寄生二极管PD3分别会导通。另外，参照图59，通常都应该处于反向偏压状态的，p+型分离区(以下称为“p+分离”)144和n-型杂质区143之间的寄生二极管PD4、在p-衬底200和n-型杂质区143之间的寄生二极管PD5以及p-衬底200和n型杂质区121之间的寄生二极管PD6分别会导通。参照图59，当寄生二极管PD4～PD6导通时，电流流入n型杂质区121内。高压侧驱动信号输出用CMOS 12中设有由n型杂质区121、p阱131及n+型源极区133构成的npn结构引起的寄生双极性晶体管PB(参照图60)；由P+型源极区126、n型杂质区121、p阱131及n+型源极区133构成的pnpn结构引起的寄生晶闸管PS1；以及由P-衬底200、n型杂质区121、p阱131及n+型源极区133构成的pnpn结构引起的寄生晶闸管PS2。因而，因寄生二极管PD4～PD6导通而流入n型杂质区121内的电流作为触发电流起作用，以使寄生双极性晶体管PB动作，或将寄生晶闸管PS1、PS2锁定。结果，因寄生双极性晶体管PB的动作或寄生晶闸管PS1、PS2的锁定导致在CMOS12上流过过大的电流，存在有时会损坏电路或部件(以下称为“锁定破坏”)问题。本专利技术为解决上述问题构思而成，其第一目的是得到对于高压侧浮动补偿电压VS的负变动具有高的锁定破坏容量的半导体装置。图60是为分析因寄生二极管PD6的导通而使寄生双极性晶体管PB和寄生晶闸管PS2动作的形态而制作的CMOS部的简易结构的剖视图。图60中，为便于说明，nMOSFET与pMOSFET的形成部位的关系与图59所示的关系相反。图60所示的VS电极和nMOS源电极(nS)均与图59所示的电极134相当，且图60所示的VB电极、pMOS背栅电极(pBG)及pMOS源电极(pS)也都与图59所示的电极128相当。图61(A)中简化示出图60所示的结构，图61(B)与图61(A)所示的pMOS背栅电极的形成部位相关，是从n+型杂质区127的顶面向P-衬底200的深度方向的杂质浓度剖视图。图62是表示在图60所示的bulk电极上施加电压即VS电极上施加了负电压(以下称为“VS负电压”)时，流过bulk电极、pMOS源电极及nMOS源电极等各电极的电流值的曲线图。参照图62，随着增加VS负电压的负向施加，流过nMOS源电极的电流增加，当VS负电压为-40V左右时，流过nMOS源电极的电流会与流过pMOS源电极的电流大致相同。图63是图62所示的VS负电压为-17V时的电流分布的示图。参照图63，可知当VS负电压为-17V时，nMOS源电极上不流过电流，图60所示的寄生晶闸管PS2不动作。图64是图62所示的VS负电压为-43V时的电流分布的示图。参照图64，可知当VS负电压为-43V时，电流流过nMOS源电极，图60所示的寄生晶闸管PS2动作。图65是与采用RESURF结构的传统高耐压半导体装置(参照上述专利文献3)相关，是从图58所示的结构中抽出形成高耐压MOS11的区域的结构并加以表示的剖视图。图65中为了便于说明，漏极区118与源极区112的形成部位的关系与图58所示的关系相反。图66与图65所示的结构相关，是表示源电极114与连接在栅电极116a的电极116aa短路，且在漏电极119与源电极114之间施加高电压时的电场的曲线图。图66中示出n-型杂质区110顶面的电场(Si表面)和n-型杂质区110与p-衬底200的界面上的电场(n-/P-衬底结深度)。参照图65和图66，Si表面上的电场的峰值有与漏电极119的右端下方对应的部位上的峰值P1、与电极116aa的左端下方对应的部位上的峰值P2及与栅电极116a的左端下方对应的部位上的峰值P3。这样，采用RESURF结构的情况下，Si表面上发生多个电场峰值。另外，参照图65和图66，n-/P-衬底结深度上的电场峰值有n型杂质区117的右下端部部位上的峰值P4。由于峰值P4上的电场值高于峰值P1～P3上的各电场值，在漏电极119与源电极114之间施加电压时，与峰值P4对应的部位最早达到击穿临界电场。因而，采用RESURF结构的情况下，根据n-/p-衬底结深度上的峰值P4确定半导体装置的耐压。图67是从图59所示的结构中抽出形成高耐压二极管14的区域的结构并详细表示的剖视图。图67中为了便于说明，阳极与阴极的形成部位的关系与图59所示的关系相反。图68与图67所示的结构相关，是表示阳极145与阴极142之间施加了高电压时的电场的曲线图。图68中示出n-型杂质区143顶面的电场(Si表面)和n型杂质区121与p-衬底200的界面上的电场(n/p-衬底结深度)。参照图67和图68，电场峰值为n型杂质区121的右下端部部位的峰值E0。图69与图67所示的结构相关，是在阳极145与阴极142之间施加高电压时的电位分布(等电位线)和电流分布的示图。参照图69，可知与峰值E0对应的部位上，等电位线的曲率较大，并且相邻的各等电位线的间隔变窄。图70是从采用分割RESURF结构的传统半导体装本文档来自技高网...
【技术保护点】
一种半导体装置，用以驱动具备第一电极、第二电极和控制电极的开关器件，其中设有：与所述第一电极连接的第一端子；经由电容性元件连接到所述第一电极的第二端子；第一导电型的半导体衬底；在所述半导体衬底的主面内形成的第 二导电型的第一杂质区；在所述第一杂质区的主面内形成的所述第一导电型的第二杂质区；在所述第二杂质区的主面内形成，并包括与所述第一端子连接的所述第二导电型的源极／漏极区的第一晶体管；在所述第一杂质区的所述主面内形成，并包 括与所述第二端子连接的所述第一导电型的源极／漏极区的第二晶体管；以及与所述第一杂质区的底面相接并在所述半导体衬底内形成的所述第二导电型的第三杂质区。
【技术特征摘要】
JP 2004-12-2 349702/041.一种半导体装置，用以驱动具备第一电极、第二电极和控制电极的开关器件，其中设有与所述第一电极连接的第一端子；经由电容性元件连接到所述第一电极的第二端子；第一导电型的半导体衬底；在所述半导体衬底的主面内形成的第二导电型的第一杂质区；在所述第一杂质区的主面内形成的所述第一导电型的第二杂质区；在所述第二杂质区的主面内形成，并包括与所述第一端子连接的所述第二导电型的源极/漏极区的第一晶体管；在所述第一杂质区的所述主面内形成，并包括与所述第二端子连接的所述第一导电型的源极/漏极区的第二晶体管；以及与所述第一杂质区的底面相接并在所述半导体衬底内形成的所述第二导电型的第三杂质区。2.如权利要求1所述的半导体装置，其特征在于所述第三杂质区包括所述第二导电型的高浓度杂质区，它与所述第一杂质区的所述底面相接并在所述半导体衬底内形成，且具有比所述第一杂质区所具有的第一杂质浓度高的第二杂质浓度；所述第二导电型的低浓度杂质区，它与所述第一杂质区的所述底面相接，且覆盖所述高浓度杂质区的周围而形成在所述半导体衬底内，且具有低于所述第二杂质浓度的第三杂质浓度。3.一种半导体装置，其中设有第一导电型的半导体衬底；在所述半导体衬底的主面上形成的第一电极和第二电极；在所述半导体衬底的所述主面内形成，并与所述第一电极连接的所述第一导电型的第一杂质区；在所述半导体衬底的所述主面内形成，并与所述第二电极连接的第二导电型的第二杂质区；在所述半导体衬底的所述主面内形成，并包括夹于所述第一杂质区的侧面和所述第二杂质区的侧面之间的部分的所述第二导电型的第三杂质区；以及与所述第二杂质区的底面相接并在所述半导体衬底内没有比所述第二杂质区的所述侧面向所述第一杂质区侧突出地形成的所述第二导电型的第四杂质区。4.如权利要求3所述的半导体装置，其特征在于还设有在所述第四杂质区内没有比所述第四杂质区的侧面向所述第三杂质区侧突出地形成，且具有比所述第四杂质区所具有的第一杂质浓度高的第二杂质浓度的所述第二导电型的第五杂质区。5.一种半导体装置，其中设有第一导电型的半导体衬底；在所述半导体衬底的主面上形成的第一电极和第二电极；在所述半导体衬底的所述主面内形成，并与所述第一电极连接的第二导电型的第一杂质区；与所述第一杂质区分开而在所述半导体衬底的所述主面内形成，并与所述第二电极...
【专利技术属性】
技术研发人员：幡手一成，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]
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