半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件，包括：第一ｎ型源／漏区域４８ａ和第二ｐ型源／漏区域４８ｂ，它们分别形成在距离第一和第二栅电极３９ａ、３９ｂ第一间隔Ｗ４处的硅衬底２０上；第二ｎ型源／漏区域４８ｃ和第一ｐ型源／漏区域４８ｄ，它们分别形成在距离第三和第四栅电极３９ｃ、３９ｄ第二间隔Ｗ３处的硅衬底２０上，该第二间隔Ｗ３比该第一间隔Ｗ４宽；以及第三和第四绝缘侧壁４３ｃ、４３ｄ，它们分别从第三和第四栅电极３９ｃ、３９ｄ上表面的边缘延伸到第三和第四栅电极３９ｃ、３９ｄ两侧的源／漏延伸部分４２ｃ、４２ｄ。利用本发明专利技术，能够防止由于未掺杂部分的出现引起的晶体管的驱动能力的下降和差异。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及一种半导体器件及其制造方法。
技术介绍
近年来，由于移动设备等的功耗降低，对半导体器件如组成设备的LSI等具有更低功耗的需求增加。作为能够满足这种需求的半导体器件，存在一种具有双栅极结构的MOS晶体管。双栅极结构为具有这样结构的MOS晶体管，即n型杂质被引入n型MOS晶体管的栅电极，而p型杂质被引入到p型MOS晶体管的栅电极。如果与沟道的导电类型相同的杂质以这种方式被引入栅电极中，则晶体管的阈值电压可被降低，从而晶体管的功耗可被降低。但是，仅有一种相同驱动电压的双栅极晶体管被很少地集成到实际的半导体器件中。通常，具有双栅极结构的晶体管用于逻辑电路(其驱动电压低)的常规(normal)晶体管，并且这种常规晶体管嵌有高压晶体管。例如，在液晶面板的驱动器IC中，用于施加电压给液晶面板的对准(alignment)电极的高压驱动晶体管与用于逻辑电路的常规晶体管形成在一起。在专利文献1的图32中公开了具有这种双栅极结构的常规晶体管和高压晶体管集成在一起的半导体器件。图1至图4为剖视图，显示了在专利文献1中公开的制造半导体器件的方法中各个工艺的基本部分。首先，如图1A所示，元件隔离绝缘膜2被埋入硅衬底1的元件隔离沟槽中，然后，热氧化物膜3和未掺杂多晶硅膜4依次形成在硅衬底1上。常规晶体管形成区域I和高压晶体管形成区域II限定在硅衬底1上。高压晶体管形成区域II中的热氧化物膜3形成为比常规晶体管形成区域I中的热氧化物膜3厚。然后，如图1B所示，通过图案化多晶硅膜4，来形成第一至第四栅电极4a至4d。-->然后，如图1C所示，通过使用第一至第四栅电极4a至4d作为掩模进行离子注入，来形成第一至第四n型源/漏极延伸5a至5d和第一至第四p型源/漏极延伸5e至5h。在这种情况下，通过使用抗蚀图案(未示出)，来执行在此离子注入中p型杂质和n型杂质的单独注入，然后在离子注入结束之后去除抗蚀图案。然后，如图1D所示，绝缘膜6形成在整个表面上，然后抗蚀图案7形成在高压晶体管形成区域II中的绝缘膜6上。抗蚀图案7在栅电极4c、4d上分别具有第一和第二窗口7c、7d。相反，常规晶体管形成区域I没有被抗蚀图案7覆盖而被露出来。然后，如图1E所示，在使用抗蚀图案7作为掩模的同时，回蚀(etch back)绝缘膜6。因此，将绝缘膜6成形(shape)为分别位于第一至第四栅电极4a至4d旁边的绝缘侧壁6a，并且将位于栅电极4a至4d下面的热氧化物膜3分别成形为第一至第四栅绝缘膜3a至3d。另外，通过回蚀，蚀刻第一和第二窗口7c、7d下面的绝缘膜6。因此，在绝缘侧壁6a中形成第一和第二开口6c、6d，从而第三和第四栅电极4c、4d的上表面从这些开口6c、6d露出。并且，除了栅电极4a至4d，形成相应于抗蚀图案7的延伸部分6b，以分别从位于高压晶体管形成区域II中的第三和第四栅电极4c、4d旁边的绝缘侧壁6a延伸。同时，在这个步骤之前，在高压晶体管形成区域II中，形成比常规晶体管形成区域I中的热氧化物膜厚的热氧化物膜3。为此，在回蚀步骤中，即使设置蚀刻时间以将热氧化物膜3和绝缘膜6从常规晶体管形成区域I完全去除，由于高压晶体管形成区域II中厚热氧化物膜3的蚀刻残余物仍有可能蚀刻不完全，从而热氧化物膜3仍然留在硅衬底1上。因此，为了在高压晶体管形成区域II中不留下热氧化物膜3，在回蚀步骤中设置可以从高压晶体管形成区域II将热氧化物膜3和绝缘6完全去除的蚀刻时间。但是，由于这种蚀刻时间在常规晶体管形成区域I产生过蚀(overetching)，从而在常规晶体管形成区域I中形成的热氧化物膜3薄。因此，如图1E所示，元件隔离绝缘膜2的上表面被蚀刻，并且它们的高度低于硅衬底1。-->然后，如图1F所示，形成具有窗口的抗蚀图案(未示出)，从该窗口露出n型MOS晶体管形成区域。然后，通过窗口，将n型杂质同时离子注入到硅衬底1以及第一和第三栅电极4a、4c中。因此，在栅电极4a、4c侧面的硅衬底1中形成第一至第四n型源/漏区域8a至8d，并且，栅电极4a、4c的导电类型被设为n型。此外，按照与上面相同的工艺，形成第一至第四p型源/漏区域8e至8h，同时，栅电极4b、4d的导电类型被设为p型。在此离子注入中，由于杂质被绝缘侧壁6a阻挡，源/漏区域8a至8h没有形成在绝缘侧壁6a下面的硅衬底1中，因此，源/漏延伸部分5a至5h仍然在下方延伸。在没有形成源/漏区域8a至8h的区域中的源/漏延伸部分5a至5h被称为偏移(offset)。然后，如上所述，由于延伸部分6b被设置于高压晶体管形成区域II中的绝缘侧壁6a，因此高压晶体管形成区域II中的偏移W2比常规晶体管形成区域I中的偏移W1更长。按照到目前为止所应用的步骤，在常规晶体管形成区域I中分别完成具有双栅极结构的n型MOS晶体管TRn和p型MOS晶体管TRp的基本结构。相反，在高压晶体管形成区域II中完成n型高压MOS晶体管TR(高)n和p型高压MOS晶体管TR(高)p的基本结构。在高压MOS晶体管TR(高)n和TR(高)p中，由于源-漏间隔被偏移W2(其比常规晶体管的偏移W1更长)延长，源-漏耐压(withstand voltage)能够得到增强。并且，由于形成的栅绝缘膜3c、3d比常规晶体管的栅绝缘膜3a、3b更厚，因此栅-源耐压能够得到增强。然后，如图1G所示，难熔金属层形成在整个表面上，然后通过退火促使难熔金属层与硅反应。因此，硅化物层9形成在源/漏区域8a至8h和栅电极4a至4d上。然后，通过蚀刻去除未反应的难熔金属层。然后，如图1H所示，层间绝缘膜10形成在整个表面上并被图案化。因此，第一至第八孔10a至10h形成在源/漏区域8a至8h上，并且第一至第八导电栓11a至11h被埋入孔10a至10h中。通过上面的方法，形成现有技术中的半导体器件的基本结构。按照上面的现有技术，如参考图1E所述，由于各个区域I和II中热氧化物膜3的差异，在形成侧壁绝缘膜6a时，常规晶体管形成区域I中的元件-->隔离绝缘膜2被蚀刻，因此，它们的高度比硅衬底1的上表面更低。但是，当以这种方式蚀刻元件隔离绝缘膜2时，硅化物层9也形成在元件隔离沟槽1a的侧表面上露出的硅衬底1上，如图2所示。因此，第一n型源/漏区域8a和硅衬底1被硅化物层9短路。因此，可以通过第一导电栓11a来控制第一n型源/漏区域8a的电势。并且，在图1F所示的离子注入步骤中，如图3的放大剖视图所示，n型杂质通过绝缘侧壁6a中的第一开口6c被注入到第三栅电极4c，因此，第三栅电极4c的电阻降低。在这种情况下，n型杂质仅被注入到由阴影表示的第一开中7c中第三栅电极4c的掺杂部分4e。因此，n型杂质没有被注入到绝缘侧壁6a所覆盖的部分中，并且这些部分被留下来作为未掺杂部分4f。但是，当从流经沟道13的载流子的角度来看，载流子受到掺杂部分4e下面的第三栅电极4c的影响，然而，栅电极的影响在未掺杂部分4f下面被降低。因此，与仅在未掺杂部分4f下面的栅电极3c被局部增厚的情况相同的效果出现。据此，未掺杂部分4f下面的阈值电压增加高于掺杂部分4e，因此，沟道电阻增加，并且晶体管TR(高)n的驱动能力降低。本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一栅绝缘膜，形成在半导体衬底的高压晶体管形成区域中；第二栅绝缘膜，形成在半导体衬底的低压晶体管形成区域中；第一和第二栅电极，互相之间以一间隔形成在该第二栅绝缘膜上，并且具有不同导电类型的杂质被分别引入该第一和第二栅电极中；第三和第四栅电极，互相之间以一间隔形成在该第一栅绝缘膜上，并且杂质被引入该第三和第四栅电极的所有部分；第一导电类型的第一和第二源／漏延伸部分，分别形成在该第一和第三栅电极旁边的半导体衬底上；第二导电类型的第三和第四源／漏延伸部分，分别形成在该第二和第四栅电极旁边的半导体衬底上；低压第一和第二导电类型源／漏区域，分别以第一间隔形成在与该第一和第二栅电极的侧表面相距一距离的半导体衬底上；高压第一或第二导电类型源／漏区域，分别以第二间隔形成在与该第三或第四栅电极的侧表面相距一距离的半导体衬底上，该第二间隔比该第一间隔宽；第一和第二绝缘侧壁，分别形成在该第一和第二栅电极旁边；第三绝缘侧壁，从该第三栅电极上表面的边缘延伸到该第三栅电极旁边的该第一导电类型源／漏延伸部分；以及第四绝缘侧壁，从该第四栅电极上表面的边缘延伸到该第四栅电极旁边的该第二导电类型源／漏延伸部分。...

【技术特征摘要】
JP 2005-1-6 2005-0017081.一种半导体器件，包括：第一栅绝缘膜，形成在半导体衬底的高压晶体管形成区域中；第二栅绝缘膜，形成在半导体衬底的低压晶体管形成区域中；第一和第二栅电极，互相之间以一间隔形成在该第二栅绝缘膜上，并且具有不同导电类型的杂质被分别引入该第一和第二栅电极中；第三和第四栅电极，互相之间以一间隔形成在该第一栅绝缘膜上，并且杂质被引入该第三和第四栅电极的所有部分；第一导电类型的第一和第二源/漏延伸部分，分别形成在该第一和第三栅电极旁边的半导体衬底上；第二导电类型的第三和第四源/漏延伸部分，分别形成在该第二和第四栅电极旁边的半导体衬底上；低压第一和第二导电类型源/漏区域，分别以第一间隔形成在与该第一和第二栅电极的侧表面相距一距离的半导体衬底上；高压第一或第二导电类型源/漏区域，分别以第二间隔形成在与该第三或第四栅电极的侧表面相距一距离的半导体衬底上，该第二间隔比该第一间隔宽；第一和第二绝缘侧壁，分别形成在该第一和第二栅电极旁边；第三绝缘侧壁，从该第三栅电极上表面的边缘延伸到该第三栅电极旁边的该第一导电类型源/漏延伸部分；以及第四绝缘侧壁，从该第四栅电极上表面的边缘延伸到该第四栅电极旁边的该第二导电类型源/漏延伸部分。2.如权利要求1所述的半导体器件，其中，该第一栅绝缘膜和该第三和第四绝缘侧壁被堆叠在该第三和第四栅电极旁边的半导体衬底上，并且在该高压第一和第二导电类型源/漏区域上具有第一和第二开口。3.如权利要求1所述的半导体器件，其中，该第一栅绝缘膜比该第二栅绝缘膜厚。4.一种半导体器件，包括：第一栅绝缘膜，形成在半导体衬底的高压晶体管形成区域中，分别具有-->两个第一开口和两个第二开口；第二栅绝缘膜，形成在半导体衬底的低压晶体管形成区域中，并且比该第一栅绝缘膜薄；第一和第二栅电极，互相之间以一间隔形成在该第二栅绝缘膜上，并且具有不同导电类型的杂质被分别引入该第一和第二栅电极中；第三栅电极，形成在该两个第一开口之间的该第一栅绝缘膜上，并且杂质被引入该第三栅电极的所有部分中；第四栅电极，形成在该两个第二开口之间的该第一栅绝缘膜上，并且导电类型与被引入该第三栅电极的杂质的导电类型相同或者相反的杂质被引入第四栅电极的所有部分中；第一导电类型的第一和第二源/漏延伸部分，分别形成在该第一和第三栅电极旁边的半导体衬底上；第二导电类型的第三和第四源/漏延伸部分，分别形成在该第二和第四栅电极旁边的半导体衬底上；第一和第二绝缘侧壁，形成在该第一和第二栅电极旁边；第三和第四绝缘侧壁，形成在该第三和第四栅电极旁边，与该第一和第二开口相距一距离；低压第一和第二导电类型源/漏区域，分别形成在该第一和第二绝缘侧壁旁边的半导体衬底上；高压第一和第二导电类型源/漏区域，分别形成在该第三和第四栅电极旁边的该第一和第二开口下面的半导体衬底上。5.如权利要求4所述的半导体器件，其中，在该第三和第四栅电极的整个上表面上形成硅化物层。6.如权利要求4所述的半导体器件，其中，引入该第三栅极的杂质的导电类型与高压第一导电类型源/漏区域的导电类型相同，并且引入该第四栅极的杂质的导电类型与高压第二导电类型源/漏区域的导电类型相同。7.如权利要求4所述的半导体器件，其中，引入该第三栅极的杂质的导电类型与高压第一导电类型源/漏区域的导电类型相反，并且引入该第四栅极的杂质的导电类型与高压第二导电类型源/漏区域的导电类型相反。8.如权利要求1或权利要求4所述的半导体器件，其中，该第一栅电-->极的导电类型与低压第一导电类型源/漏区域的导电类型相同，并且第二栅电极的导电类型与低压第二导电类型源/漏区域的导电类型相同。9.一种制造半导体器件的方法，包括以下步骤：在半导体衬底上形成元件隔离绝缘膜，其限定第一和第二低压晶体管形成区域以及第一和第二高压晶体管形成区域；在该第一和第二高压晶体管形成区域中的半导体衬底上形成第一栅绝缘膜；在该第一和第二低压晶体管形成区域中的半导体衬底上形成第二栅绝缘膜；在该第一和第二栅绝缘膜上形成未掺杂导电膜；将第一导电类型杂质选择性注入该第一低压晶体管形成区域和该第一和第二高压晶体管形成区域中的导电膜；在注入该第一导电类型杂质之后图案化该导电膜，以在该第一和第二低压晶体管形成区域中分别形成第一和第二栅电极，并且在该第一和第二高压晶体管形成区域中分别形成第三和第四栅电极；在该第一和第三栅电极旁边的半导体衬底上分别选择性形成第一导电类型的第一和第二源/漏延伸部分；在该第二和第四栅电极旁边的半导体衬底上分别选择性形成第二导电类型的第三和第四源/漏延伸部分，该第二导电类型与该第一导电类型相反；在该第一至第四栅电极旁边分别形成第一至第四绝缘侧壁；在形成该第一至第四绝缘侧壁之后，在距离该第一栅电极侧表面第一间隔处形成低压第一导电类型源/漏区域，并且在距离该第三栅电极侧表面第二间隔处形成高压第一导电类型源/漏区域，该第二间隔比该第一间隔宽；在形成该第一至第四绝缘侧壁之后，在距离该第二栅电极侧表面该第一间隔处形成低压第二导电类型源/漏区域，并且在距离该第四栅电极侧表面第三间隔处形成高压第二导电类型源/漏区域，该第三间隔比该第一间隔宽；以及将第二导电类型杂质引入该第二栅电极。10.如权利要求9所述的制造半导体器件...

【专利技术属性】
技术研发人员：大川成美，片山雅也，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]