采用保护的催化剂层的碳纳米管集成电路器件及其制造方法技术

提供一种制造集成电路器件的方法。该方法包括：在半导体衬底上顺序地形成下部互连层、催化剂层以及缓冲层，形成层间介电层以覆盖缓冲层，形成穿过层间介电层的接触孔以便可部分地暴露缓冲层的顶面，去除缓冲层的由接触孔暴露的部分以便可以暴露催化剂层的顶面，以及从催化剂层的由接触孔暴露的部分生长碳纳米管以便接触孔可由碳纳米管填充。

【技术实现步骤摘要】

本专利技术涉及集成电路器件及其制造方法，更具体地，涉及碳纳米 管器件及其制造方法。
技术介绍
对高度集成的半导体器件的日益增长的需求极大地减少了半导体 器件的设计规则并提高了半导体器件的工作速度。相应地，降低了互 连的线宽并且增加了互连的电流密度。因此，格外的需要具有改进的 的特性的互连材料。碳纳米管可以提供高导电性以及优异的填隙特性，并因此可能适 合在制造高度集成器件的互连和触点中使用。通常，为了采用碳纳米 管来形成互连和触点，可形成催化剂层并从催化剂层生长碳纳米管。催化剂层可以包括在下面的互连层上形成的薄过渡金属层。在制 造集成电路器件中所采用的蚀刻工艺期间，催化剂层易于被损坏。当 催化剂层被损坏时，碳纳米管可能不能适当地生长，这可能降低集成 电路器件的特性。用来形成催化剂层的过渡金属可能表现出对氧化物层较差的粘附 性。例如，由于氧化物层和催化剂层之间较差的粘附性，可以容易地 将在由这种过渡金属形成的催化剂层上直接形成的氧化物层间介电层 从下面的层上分离。这可能增加缺陷率。
技术实现思路
本专利技术的一些实施例提供制造集成电路器件的方法。形成包括在衬底上的互连层、在互连层上的催化剂层以及在催化剂层上的缓冲层 的叠层。在缓冲层上形成层间介电层。穿过层间介电层形成孔以暴露 缓冲层的部分。去除缓冲层的暴露部分以暴露催化剂层的部分。在催 化剂层的暴露部分上生长碳纳米管。形成穿过层间介电层的孔的步骤 可以包括采用缓冲层作为蚀刻停止物执行第一蚀刻工艺，以及去除缓 冲层的暴露部分以暴露催化剂层的部分的步骤可以包括执行第二蚀刻 工艺。第一和第二蚀刻工艺可以具有不同的蚀刻选择性。例如，第一 蚀刻工艺可以包括干式蚀刻工艺以及第二蚀刻工艺可以包括湿式蚀刻 工艺。在一些实施例中，第一和第二蚀刻工艺可以包括分别不同的干 式蚀刻工艺。在一些实施例中，形成包括在衬底上的互连层、在互连层上的催 化剂层以及在催化剂层上的缓冲层的叠层的步骤可以包括在衬底上 淀积导电材料层，在导电层上淀积催化剂材料层，在催化剂材料层上 淀积缓冲材料层以及对缓冲材料层、催化剂材料层以及导电材料层进 行构图以形成叠层。在另一些实施例中，形成包括在衬底上的互连层、 在互连层上的催化剂层以及在催化剂层上的缓冲层的叠层的步骤可以 包括在衬底上淀积导电材料层，在导电层上淀积催化剂材料层以及 对导电材料层和催化剂材料层进行构图以在导电图形上形成催化剂图形。可淀积缓冲材料层以适合(conformto)催化剂图形的顶面以及催化剂图形和导电图形的侧壁。可对缓冲材料层进行构图以暴露衬底的 邻近催化剂图形和导电图形的侧壁的部分。在另一些实施例中，形成包括有在衬底上的互连层、在互连层上的催化剂层以及在催化剂层上的缓冲层的叠层的步骤可以包括在衬底上的介电层中形成大马士革(damascene)导电层，在大马士革导电 层上淀积催化剂材料层，在催化剂材料层上淀积缓冲材料层以及对缓 冲材料层和催化剂材料层进行构图以在大马士革导电层上留下催化剂 层和缓冲层。在本专利技术的另一些实施例中，集成电路器件可以包括衬底和包括 在衬底上的互连层、在互连层上的催化剂层以及在催化剂层上的缓冲 层的叠层。可以在缓冲层上布置层间介电层，以及碳纳米管触点可以 延伸穿过层间介电层和缓冲层以接触催化剂层。本专利技术的一些实施例可以提供制造具有改进的特性的集成电路器 件的方法。本专利技术的一些实施例还可以提供具有改进的特性的集成电路器件。根据本专利技术的一些方面，提供了一种制造集成电路器件的方法。 该方法包括在半导体衬底上顺序地形成下部互连层、催化剂层和缓 冲层，形成层间介电层以覆盖缓冲层，形成穿过层间介电层的接触孔 以便可以部分地暴露缓冲层的顶面，去除缓冲层的由接触孔暴露的部 分以便可以暴露催化剂层的顶面，以及从催化剂层的由接触孔暴露的 部分生长碳纳米管以便可以采用碳纳米管填充接触孔。根据本专利技术的其它方面，提供了一种制造集成电路器件的方法。 该方法包括在半导体衬底上形成具有凹槽的第一层间介电层，通过 采用导电层填充凹槽形成大马士革互连层，在大马士革互连层和第一 层间介电层上形成用于形成催化剂层的导电层和用于形成缓冲层的薄 膜，通过对薄膜和导电层进行构图而在大马士革互连层上形成催化剂 层和缓冲层，在第一层间介电层和缓冲层上形成第二层间介电层，形 成穿过第二层间介电层的接触孔以便可以暴露缓冲层的顶面，去除缓 冲层的由接触孔暴露的部分以便可以暴露催化剂层的顶面，以及从催 化剂层的由接触孔暴露的部分上生长碳纳米管以便可以采用碳纳米管 填充接触孔。根据本专利技术的其它方面，提供了一种集成电路器件。该集成电路器件包括形成在半导体衬底上的下部互连层，形成在下部互连层上 的催化剂层，形成在催化剂层上并且部分地暴露催化剂层的缓冲层， 形成在缓冲层上的层间介电层，穿过层间介电层形成的并暴露催化剂 层的由缓冲层暴露的部分的接触孔，以及从催化剂层的暴露部分生长 的并填充接触孔的碳纳米管。附图说明图l是示出根据本专利技术的一些实施例的用于制造集成电路器件的 操作的流程图2A至7B是示出图1的操作的平面图及横断面视图； 图8是示出根据本专利技术的一些实施例用于制造集成电路器件的操 作的流程图9A至16B是示出图8的操作的平面图及横断面视图； 图17是示出根据本专利技术的一些实施例用于制造集成电路器件的操 作的流程图18A至25B是示出图17的操作的平面图及横断面视图； 图26是示出根据本专利技术的一些实施例用于制造集成电路器件的操 作的流程图27A至33B是示出图26的操作的平面图及横断面视图； 具体实施例方式下面将参考附图更充分地描述本专利技术，其中示出了本专利技术的示例 性实施例。然而，本专利技术可以采用不同的形式实施并且不应被认为受 限于在此阐述的实施例。更确切地，提供这些实施例以便本公开更为 全面和完整，并且将本专利技术的范围完全地传达给本领域的技术人员。应了解，当元件或层被称为在另外的元件或层上、连接到 和/或耦合到另外的元件或层时，该元件或层可以直接地在另一个 元件或层上、被连接到和/或耦合到另一个元件或层，或者可以存在插 入其间的元件或层。相反地，当元件被称为直接地在其上、直 接地连接到和/或直接地耦合到另外的元件或层时，不存在插入 其间的元件或层。在此使用的术语和/或包括一个或多个相关的列 出项的任意的以及全部的组合。还应了解，尽管可以在此使用术语第一、第二等来描述 不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、 层和/或部分不应被这些术语限制。更确切地，使用这些术语只是为方 便地将一个元件、组件、区域、层和/或部分与另一个元件、组件、区 域、层和/或部分区分开。例如，在不背离本专利技术的教导的前提下，可 以将第一元件、组件、区域、层和/或部分称为第二元件、组件、区域、 层和/或部分。可以采用诸如在下方、在下面、下部的、在上面、 上部的、顶部的、底部的等空间上相关的术语来描述元 件和/或部件与另一个(些)元件和/或部件的关系，例如，如附图中所 示的。应了解，空间上相关的术语意图包括除了在附图中描述的方向 之外、正在使用中或操作中的器件的不同的方向。例如，当附图中的 器件被翻转时，那么被描述为在其它元件或部件下面和/或下方的元件 随后将被定向为在其它元件或部本文档来自技高网...

【技术保护点】
一种制造集成电路器件的方法，所述方法包括：形成叠层，该叠层包括在衬底上的互连层、在所述互连层上的催化剂层以及在所述催化剂层上的缓冲层；在所述缓冲层上形成层间介电层；形成穿过所述层间介电层的孔以暴露所述缓冲层的一部分；去除所述缓冲层的暴露的部分以暴露所述催化剂层的一部分；以及在所述催化剂层的暴露的部分上生长碳纳米管。

【技术特征摘要】
KR 2006-10-26 10-2006-0104545;KR 2006-12-6 10-20061.一种制造集成电路器件的方法，所述方法包括形成叠层，该叠层包括在衬底上的互连层、在所述互连层上的催化剂层以及在所述催化剂层上的缓冲层；在所述缓冲层上形成层间介电层；形成穿过所述层间介电层的孔以暴露所述缓冲层的一部分；去除所述缓冲层的暴露的部分以暴露所述催化剂层的一部分；以及在所述催化剂层的暴露的部分上生长碳纳米管。2. 如权利要求l所述的方法其中形成穿过所述层间介电层的孔以暴露所述缓冲层的一部分的步骤包括采用所述缓冲层作为蚀刻停止物执行第一蚀刻工艺；以及其中去除所述缓冲层的暴露的部分以暴露所述催化剂层的一部分 的步骤包括执行第二蚀刻工艺。3. 如权利要求2所述的方法，其中，所述第一蚀刻工艺包括干式 蚀刻工艺且所述第二蚀刻工艺包括湿式蚀刻工艺。4. 如权利要求2所述的方法，其中，所述第一和第二蚀刻工艺包 括分别不同的干式蚀刻工艺。5. 如权利要求2所述的方法，其中，所述第一蚀刻工艺包括采用 含有超过50%的惰性气体的蚀刻气体的干式蚀刻。6. 如权利要求5所述的方法，其中，所述第二蚀刻工艺包括釆用 含有少于10%的惰性气体的蚀刻气体的干式蚀刻。7. 如权利要求l所述的方法，其中，形成包括在衬底上的互连层、 在所述互连层上的催化剂层以及在所述催化剂层上的缓冲层的叠层的 步骤包括在所述衬底上淀积导电材料层；在所述导电层上淀积催化剂材料层；在所述催化剂材料层上淀积缓冲材料层；以及对所述缓冲材料层、所述催化剂材料层以及所述导电材料层进行 构图以形成所述叠层。8. 如权利要求l所述的方法，其中，形成包括在衬底上的互连层、 在所述互连层上的催化剂层以及在所述催化剂层上的缓冲层的叠层的 步骤包括在所述衬底上淀积导电材料层； 在所述导电层上淀积催化剂材料层；对所述导电材料层和催化剂材料层进行构图以在导电图形上形成 催化剂图形；淀积适合所述催化剂图形的顶面以及所述催化剂图形和所述导电 图形的侧壁的缓冲材料层。9. 如权利要求8所述的方法，其进一步包括对所述缓冲材料层 进行构图以暴露邻近所述催化剂图形和所述导电图形的侧壁的衬底的 一部分。10. 如权利要求l所述的方法，其中，形成包括在衬底上的互连层、 在所述互连层上的催化剂层以及...

【专利技术属性】
技术研发人员：郑丞弼，李善雨，崔永文，文成昊，尹洪植，崔锡宪，边炅来，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]