一种集成电路制造技术

描述了一种图案化半导体膜的方法。根据本发明专利技术的一个实施例，在具有全局晶体取向的半导体膜上形成硬掩模材料，其中半导体膜具有第一晶面和第二晶面，其中第一晶面比第二晶面密度高，并且其中硬掩模在第二晶面上形成。接着，将硬掩模和半导体膜图案化成硬掩模覆盖的半导体结构。然后，将硬掩模覆盖的半导体结构暴露于具有足以蚀刻第二晶面的化学强度但不具有足以蚀刻第一晶面的化学强度的湿法蚀刻过程。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体处理领域，尤其涉及半导体结构及其制造方法。2. 相关技术的讨论为了提高诸如微处理器之类的现代集成电路的性能，提出了绝缘体上的硅 (SOI)晶体管。绝缘体上的硅(SOI)晶体管的优点在于它们能以全耗尽的方式工作。 全耗尽晶体管的优点是具有优化导通电流/截止电流比的理想阈下梯度。所提出的 能以全耗尽方式工作的SOI晶体管的例子是诸如附图说明图1所示的三栅晶体管100。三栅 晶体管100包括在具有形成于单晶硅衬底105上的掩埋氧化物层103的绝缘衬底 102上形成的硅体104。如图1所示，栅介电层106在硅体104的顶部和侧壁上形 成。栅电极108在栅介电层上形成，并在三个侧面上围绕体104，实质上提供了具 有三个栅电极(G1、 G2、 G3)的晶体管100:在硅体104的每一个侧壁上有一个栅 电极，并在硅体104的顶面上有一个栅电极。如图1所示，源区110和漏区112 在栅电极108相对两侧面上的硅体104中形成。有源沟道区是位于栅电极108之下 且在源区110和漏区112之间的硅体区域。三栅晶体管100的优点在于它表现出良 好的短通道效应(SCE)。三栅晶体管100表现出良好的短通道效应的一个原因是这 种器件的非平面性使得栅电极108得以以在所有的三个侧面上围绕有源沟道区的 方式设置。附图简述图1示出非平面即三栅晶体管。图2A-2E示出根据本专利技术的实施例形成半导体结构的方法。 图2F是由图2E的结构形成的非平面晶体管的图示。 图3A-3C示出根据本专利技术的实施例形成半导体结构的方法。 图3D是利用图3C的半导体结构的非平面晶体管的图示。 图4A-4C示出根据本专利技术的实施例形成半导体结构的方法。图4D是利用图4C的半导体结构的非平面晶体管的图示。 图5是包括在一衬底上具有非平行方向的n型场效应晶体管和p型场效应晶 体管的集成电路的一部分的图示。本专利技术的详细描述本专利技术的实施例描述了半导体结构和形成半导体结构的方法。在以下描述中， 陈述了众多的细节，以提供对本专利技术的全面理解。在其它的例子中，为了不遮蔽本 专利技术，没有特别详细地描述公知的半导体工艺和制造技术。本专利技术利用单晶半导体结构的原子层控制来使半导体器件的性能最佳化。在本专利技术的实施例中，将硬掩模覆盖的单晶结构暴露于各向异性湿法蚀刻剂中。该湿 法蚀刻剂具有足以克服化学蚀刻反应的活化能势垒以便蚀刻半导体结构的低密度 面的化学强度，但不具有足以克服化学蚀刻反应的活化能势垒的化学强度，从而不 能蚀刻半导体结构的高密度面。通过选择适当的晶体取向、并通过在结构的低密度 面上形成硬掩模、并通过使用具有适当的化学强度的湿法蚀刻化学性质，可形成具 有期望的刻面、晶体取向和侧壁平滑度的半导体结构。在本专利技术的实施方式中，利 用外延硅中的自然刻面来消除三维硅通道结构中的边缘粗糙度。在本专利技术的一个实 施例中，利用自然刻面来形成可以很好地对沟道区进行栅控制的三维沟道结构。在 本专利技术的其它实施例中，将PMOS和NMOS晶体管的半导体本体以特定排列形成 于单晶半导体上，以利用该晶体取向并提高空穴和电子两者的迁移率。阅读以下的 详细描述，将会清楚本专利技术的其它方面。根据本专利技术的实施方式，在图2A-2F中示出了利用自限制蚀刻和自然刻面形 成三维半导体结构的方法。半导体结构的制造以衬底200开始。在本专利技术的一个实 施例中，衬底200是绝缘体上的硅(SOI)衬底。SOI衬底200包括下面的单晶硅衬 底202。诸如二氧化硅或氮化硅之类的绝缘层204在单晶衬底202上形成。单晶硅 膜206在绝缘层204的上面形成。绝缘层204有时被称为掩埋氧化物层或掩 埋绝缘层，且所形成的厚度足以将单晶硅膜206与下面的单晶硅衬底202隔离。 在本专利技术的一个实施例中，绝缘层是厚度在200-2000埃的掩埋氧化物层。在本发 明的一个实施例中，硅膜206是本征(g卩，未掺杂)硅外延膜。在其它的实施例中， 将单晶硅膜206掺杂成p型或n型导电性，浓度水平在1><1016-1><1019原子/立方厘 米之间。可原地掺杂硅膜206(g卩，沉积的同时掺杂)或在其形成于绝缘层204上之 后通过例如离子注入法来掺杂。在沉积后掺杂硅膜206使n型器件和p型器件能够在同一衬底上形成。在本专利技术的一个实施例中，所形成的硅膜的厚度约等于随后所形成的硅结构的期望高度。在本专利技术的一个实施例中，单晶硅膜206的厚度小于 30纳米，并且理想地是约20纳米或更薄。绝缘体上的硅(SOI)衬底200能以任何公知的方法来形成。在一种称为SIMOX 技术的绝缘体上的硅衬底的形成方法中，将氧原子以高剂量注入到单晶硅衬底中然 后退火以在衬底内形成掩埋氧化物204。掩埋氧化物上的单晶硅衬底部分成为硅膜 206。当前用于形成SOI衬底的另一种技术是一般称为接合SOI的外延硅膜转 移技术。在该技术中，第一硅晶片具有生长在其表面上的稍后将在SOI结构中用 作掩埋氧化物204的薄氧化物。接着，将高剂量的氢注入到第一硅晶片以在第一晶 片的硅表面下形成应力区。然后将第一晶片翻转过来并接合到第二硅晶片的表面。 然后将第一晶片沿由氢注入生成的高应力面劈开。劈开得到具有顶部的薄硅层和下 面的掩埋氧化物的SOI结构，这些都在第二单结晶硅晶片的顶部上。诸如HC1平 滑或化学机械抛光(CMP)之类的公知的平滑化技术可用于使硅膜206的顶部表面平 滑至其期望的厚度。尽管将就形成于绝缘体上的硅(SOI)衬底上的硅结构来描述本专利技术，但本专利技术 可在标准的单晶硅晶片或衬底上进行以形成体器件。硅结构可由单晶硅晶片直 接形成或由形成于单晶硅衬底上的外延硅膜形成。另外，尽管是就单结晶硅结构的 构造和由其形成的器件来说明本专利技术的实施例的，但本专利技术的方法和结构同样地适 用于其它类型的半导体，诸如但不限于锗(Ge)、硅锗合金(SixGey)、砷化镓(GaAs)、 锑化铟(InSb)、磷化镓(GaP)、以及锑化镓(GaSb)。因此，本专利技术的实施例包括半导 体结构和利用诸如但不限于锗(Ge)、硅锗合金(SixGey)、砷化镓(GaAs)、锑化铟 (InSb)、磷化镓(GaP)、以及锑化镓(GaSb)之类的半导体形成半导体结构的方法。在图2A中，单晶硅膜206具有如由^面限定的(100)全局晶体取向。具有(100) 全局晶体取向的硅膜具有与膜的表面在同一平面上的<100〉面。g卩，如图2A所示， 具有(100)全局晶体取向的单结晶硅膜具有位于的^面中并具有z方向的法线轴的 <100>面。在以下的描述中，用圆括号()来说明膜的全局晶体取向，如由5面限定并沿z方向，而用尖括号o来描述在所述全局限定结晶膜内的具体局部平面。另外，如图2A所示，具有(100)晶体取向的单晶硅具有一对互相垂直的<110> 面。即，(100)单晶硅具有位于5面中并具有沿y方向延伸的法线轴的〈llO面，(100) 单晶硅还具有位于^面中并具有沿x方向延伸的法线轴的〈110面。在本专利技术的一个实施例中，将具有(100)全局晶体取向的硅膜206蚀刻以形成具有由<110>面形成 的一对横向相对的侧壁以及与其垂直并位于<110>面中的第二对横向相本文档来自技高网...

【技术保护点】
一种图案化半导体膜的方法，包括：在具有全局晶体取向的半导体膜上形成硬掩模材料，其中所述半导体膜具有第一晶面和第二晶面，其中所述第一晶面比所述第二晶面密度高，并且其中所述硬掩模在所述第二晶面上形成；将所述半导体膜和所述硬掩模材料图案化成硬掩模覆盖的半导体结构；以及将所述硬掩模覆盖的半导体结构暴露于具有足以蚀刻所述第二晶面的化学强度但不具有足以蚀刻所述第一晶面的化学强度的湿法蚀刻过程。

【技术特征摘要】
【国外来华专利技术】US 2005-6-21 11/158,6611.一种图案化半导体膜的方法，包括在具有全局晶体取向的半导体膜上形成硬掩模材料，其中所述半导体膜具有第一晶面和第二晶面，其中所述第一晶面比所述第二晶面密度高，并且其中所述硬掩模在所述第二晶面上形成；将所述半导体膜和所述硬掩模材料图案化成硬掩模覆盖的半导体结构；以及将所述硬掩模覆盖的半导体结构暴露于具有足以蚀刻所述第二晶面的化学强度但不具有足以蚀刻所述第一晶面的化学强度的湿法蚀刻过程。2. 如权利要求l所述的方法，其特征在于，所述半导体膜是硅。3. 如权利要求1所述的方法，其特征在于，所述半导体膜选自下组锗(Ge)、 硅锗合金(SixGey)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、以及锑化镓(GaSb)。4. 一种将单晶硅膜图案化的方法，包括 在单晶硅膜上形成硬掩模；与所述硬掩模对齐地蚀刻所述单晶硅膜以形成具有顶部表面和一对横向 相对侧壁的硬掩模覆盖的单晶硅结构；以及将所述硬掩模覆盖的单晶硅膜暴露于湿法化学蚀刻剂中以蚀刻掉所述单 晶硅膜的一部分，其中所述蚀刻剂是自限制性的，使得它在第一邻接的<111>晶面上停止。5. 如权利要求4所述的方法，其特征在于，所述单晶硅膜具有(100)全局晶体取向。6. 如权利要求5所述的方法，其特征在于，在蚀刻所述硅结构后，所述 侧壁与<110>面对齐。7. 如权利要求5所述的方法，其特征在于，在蚀刻所述硅结构后，所述 侧壁与<100>面对齐。8. 如权利要求4所述的方法，其特征在于，所述单晶硅膜具有(110)全局 晶体取向。9. 如权利要求8所述的方法，其特征在于，在蚀刻所述硅结构后，所述 侧壁与<110>面对齐。10. 如权利要求4所述的方法，其特征在于，还包括在所述结构暴露于所 述湿法蚀刻后，在所述硅结构的所述顶部表面和所述结构的所述侧壁上形成栅 电介质和栅电...

【专利技术属性】
技术研发人员：J布拉斯克，J卡瓦利罗斯，B多勒，U沙阿，S达塔，A马宗达，R乔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[]