半导体器件及其制造方法技术

本发明专利技术的课题为，涉及一种适合于半导体器件的稳定特性的半导体器件及其制造方法，提供一种谋求具有三阱结构的半导体器件三阱内的晶体管的稳定特性的半导体器件及其制造方法。为了解决上述课题，本发明专利技术的半导体器件在半导体器件内具有，第一阱区域和第二阱区域、及形成在所述第二阱区域的多个晶体管。而且，半导体器件具有贯通口区域，该贯通口区域贯通所述第一阱区域而形成，而且在所述第二阱的底部，使所述第二阱区域和所述半导体衬底电性导通。而且，所述半导体器件的特征在于，所述贯通口区域的边界配置在所述晶体管之间，而且在平面上观察时，所述贯通口区域的边界从所述晶体管分离而被配置。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种具有晶体管的，尤其涉及一种 谋求在具有三阱结构的半导体器件的三阱内的晶体管特性稳定的半导体器件 及其制造方法。
技术介绍
为了实现LSI (Large Scale Integration:大规模集成)电路的低耗电设计， 在LSI电路中， 一般使用CMOS电路。此CMOS电路由P型MOS晶体管及 N型MOS晶体管构成，并且P型MOS晶体管配置在N阱区域，N型MOS 晶体管配置在P阱区域。而且，在下述的半导体器件中，g卩，在需抑制P阱区域以外的半导体衬 底带给P阱区域的噪声的半导体器件，以及需抑制少数载波电流在P阱区域 以外的半导体衬底中向P阱区域的注入的半导体器件中，采用了利用N阱区 域包围P型半导体衬底内的P阱区域周围的三阱(Triple Well)结构。包围P阱区域周围的N阱区域起到如下作用，S口，实现P型衬底与P阱 区域的电性绝缘，抑制来自半导体衬底的噪声以及防止半导体衬底中的少数 载波电流的注入。作为这样的半导体器件，例如存在涉及存储器的半导体器件以及处理逻 辑电平不同的多个信号的半导体器件等。但是，在选取将P阱区域的全部内置于N阱区域内的三阱结构时，不同 于MOS晶体管区域，需确保用于向P阱区域提供电位的接点区域位于半导体 衬底内的P阱区域的表面，而产生芯片面积增大的问题。因此，为了向被N阱区域围住的P阱区域提供电位，而电连接P阱区域 的底部和半导体衬底，由此提出了设置贯通N阱区域的贯通口的建议。其结果，不产生如上所述的芯片面积增加的问题，而维持防止由半导体 衬底所引起的噪声及半导体衬底中的少数载波电流的注入的效果，并且能够 从半导体衬底向P阱区域提供规定电平。(例如，专利文献l)专利文献l: JP特开平10—199993
技术实现思路
专利技术所要解决的课题如专利文献l所述，在形成贯通N阱区域的贯通口时，需使N型杂质不 得向该贯通口区域导入(情形(case) 1)。或者，为了补偿向贯通口区域导 入的N型杂质，需要向贯通口区域导入P型杂质(情形2)。而且，为了使所导入的杂质不影响位于上部的P阱表面，需满足如下条 件，其中该杂质是用于形成贯通N阱区域的贯通口。在情形l的情况下，在 贯通口区域的边界线的外侧，需完全不得妨碍杂质的导入，而另一方面，在 边界线的内侧，需完全地切断杂质的导入。在情形2的情况下，与上述相反， 在贯通口区域的边界线的外侧，需完全地切断杂质的导入，而另一方面，在 边界线的内侧，需完全不得妨碍杂质的导入。但是，将配置在贯通口区域的边界的、用于防止杂质导入而被图案成形 的抗蚀剂作为掩模而进行上述的操作是困难的。其结果，在贯通口区域的边 界部分，不完全导入的杂质分布在P阱区域的底部到P阱区域的表面之间。 从而，贯通口区域的边界部分的P阱区域的杂质浓度变成不同浓度。其结果， 由贯通口区域的边界部分的杂质浓度的影响，形成在该贯通口区域的边界部 分的晶体管的特性受到晶体管端子之间的漏电特性等的不良影响。因此，本专利技术是鉴于上述问题而提出的，其主要目的是，提供一种使晶 体管的特性例如端子之间的漏电特性等稳定、且具有三阱结构的半导体器件。用于解决问题的方法为了解决上述问题，本专利技术的半导体器件，具有整体为第一导电型的 半导体衬底；第二导电型的第一阱区域，其从所述半导体衬底的表面向所述 半导体衬底内形成。而且，所述半导体器件，具有第一导电型的第二阱区 域，其从所述半导体衬底的表面向所述半导体衬底内形成，而且形成在所述 第一阱区域内；晶体管，其形成在所述第二阱区域。而且，所述半导体器件 具有贯通口区域，所述贯通口区域贯通所述第一阱区域而形成，而且在所述 第二阱区域的底部，使所述第二阱区域和所述半导体衬底电性导通。而且，所述半导体器件的特征在于在平面上观察时，所述贯通口区域的边界，从所 述晶体管分离而配置。为了解决上述问题，本专利技术的半导体器件的制造方法，包括在包括整 体为第一导电型的所述半导体衬底的表面的所述半导体衬底内，形成第一导 电型的第一阱区域的工序；在从所述半导体衬底的表面向所述半导体衬底内 的所述第一阱区域内，形成第一导电型的第二阱区域的工序。所述半导体器 件的制造方法，包括在所述第一阱区域内形成晶体管的工序；形成贯通口 区域的工序，所述贯通口区域以贯通所述第一阱区域的方式形成，而且在所 述第二阱区域的底部，使所述第二阱区域和所述半导体衬底电性导通。而且， 所述半导体器件的制造方法的特征在于，在平面上观察时，所述贯通口区域 的边界从所述晶体管分离而配置。专利技术效果根据如上所述，本专利技术具有如下效果。根据第一专利技术，在半导体衬底中，以围住第一导电型的第二阱区域的方 式配置第二导电型的第一阱区域，将晶体管配置在第二阱区域。而且，在第 二阱区域的底部，形成有在第一阱区域中与半导体衬底导通的贯通口区域， 并且以与晶体管之间分离一定距离以上地配置此贯通口区域内。从而，根据第一专利技术，第二阱区域内的晶体管具有如下的效果，即，由第一阱区域而不 受来自半导体衬底的电性影响，并且也不受供给第二阱区域的电源的贯通口 区域的边界的影响，所以能够提供晶体管特性稳定的半导体器件。根据第二专利技术，具有如下的效果，能够提供第一专利技术的具有阱结构的半 导体器件的制造方法。附图说明图l是由图1A、图1B及图1C构成，用于详细说明现有的三阱结构和其 存在的问题的图。图2是由图2A及图2B构成，表示第一实施例的半导体器件的剖视图及 俯视图。图3是由剖视图3A、剖视图3B、剖视图3C及剖视图3D构成，表示图2所示的半导体器件的制造工序的概略的图。图4是由剖视图4A、剖视图4B、剖视图4C及剖视图4D构成，表示图 2所示的半导体器件的制造工序的概略的图。图5表示第二实施例的半导体器件的俯视图及剖视图。图6表示图5所示的第二实施例的变形例的半导体器件的俯视图及剖视图。图7是用于说明第三实施例的SRAM单元的布局(layout)的俯视图。 图8是表示在第三实施例中贯通口区域相对图7的SRAM单元的配置的图。图9是表示第四实施例的半导体器件的图。附图标记的说明1注入杂质的深度浅的N阱区域 2a构成三阱结构的P阱区域 2b不是三阱结构的P阱区域 3注入杂质的深度深的N阱区域4 P型半导体衬底5 MOS晶体管的栅电极及沟道区域 6源极及漏极区域7由厚的氧化膜构成的元件分离区域8贯通口区域9 阱抽头(well tap)11表示5E15/cr^的等浓度线12表示2.5E16/cm3的等浓度线13表示7.5E16/cm3的等浓度线14表示2.25E17/cm3的等浓度线15半导体衬底16抗蚀剂17a、 17b点线18箭头19表示杂质浓度的曲线图 20表示杂质浓度的曲线21P型半导体衬底22注入杂质的深度浅的N型杂质区域 23a、 23b P阱区域 24注入杂质的深度浅的N型杂质区域 25贯通口区域28划定MOS晶体管的场效应区域29 MOS晶体管的栅电极30 STI ( shallow trench isolation:浅沟槽隔离) 33边界区域34 MOS晶体管 35半导体衬底36注入杂质的深度深的N型杂质区域 37、 39抗蚀剂开口图案 38 STI40注入杂质的深度浅的N型杂质区域41多晶硅层及栅极氧化膜42、 47抗蚀剂本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，具有：第一导电型的半导体衬底；第二导电型的第一阱区域，其形成在所述半导体衬底的表面层；第一导电型的第二阱区域，其形成在所述半导体衬底的表面层，而且与所述第一阱区域接触而形成；多个晶体管，其形成在所述第二阱区域；以及贯通口区域，其贯通所述第一阱区域而形成，而且在所述第二阱区域的底部，使所述第二阱区域和所述半导体衬底电性导通，所述贯通口区域的边界配置在所述晶体管之间，而且在平面上观察时，所述贯通口区域的边界从所述晶体管分离而配置。

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，其特征在于，具有第一导电型的半导体衬底；第二导电型的第一阱区域，其形成在所述半导体衬底的表面层；第一导电型的第二阱区域，其形成在所述半导体衬底的表面层，而且与所述第一阱区域接触而形成；多个晶体管，其形成在所述第二阱区域；以及贯通口区域，其贯通所述第一阱区域而形成，而且在所述第二阱区域的底部，使所述第二阱区域和所述半导体衬底电性导通，所述贯通口区域的边界配置在所述晶体管之间，而且在平面上观察时，所述贯通口区域的边界从所述晶体管分离而配置。2. —种半导体器件，其特征在于，具有 整体为第一导电型的半导体衬底；第二导电型的第一阱区域，其形成在所述半导体衬底的表面层； 第一导电型的第二阱区域，其形成在所述半导体衬底的表面层，而且与 所述第一阱区域接触而形成；晶体管，其形成在所述第二阱区域；以及贯通口区域，其贯通所述第一阱区域而形成，而且在所述第二阱区域的 底部，使所述第二阱区域和所述半导体衬底电性导通，所述晶体管配置在所述贯通口区域内，而且在平面上观察时，所述贯通 口区域的边界从所述晶体管分离而配置。3. 根据权利要求1或者权利要求2所述的半导体器件，其特征在于，所 述晶体管为MOS晶体管。4. 根据权利要求1或者权利要求2所述的半导体器件，其特征在于，所述第一阱区域具有第一杂质区域，其包括形成在所述半导体衬底的表面层的所述第二导电型的杂质；第二杂质区域，其包括所述第二导电型的杂质，所述第二导电型的杂...

【专利技术属性】
技术研发人员：田中琢尔，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]