绝缘体上半导体结构的制造方法技术

本发明专利技术提供了一种绝缘体上半导体结构的制造方法，先通过对第一晶圆进行P型离子注入，形成了第一离子掺杂层，并将所述第一晶圆划分为由基底晶圆层、第一离子掺杂层和表面晶圆层组成的三明治结构，后通过表面晶圆层表面上形成的第一氧化键合层以及第二晶圆表面上形成的第二氧化键合层，将第一晶圆键合到第二晶圆上，之后先去除基底晶圆层，再通过刻蚀工艺去除第一离子掺杂层，从而形成绝缘体上半导体结构。其中第一离子掺杂层的深度和厚度限定了绝缘体上半导体结构的顶层半导体层厚度，且该第一离子掺杂层为腐蚀增强层，能通过刻蚀工艺快速去除且不会对顶层半导体层造成不必要的损伤，以使得顶层半导体层更薄、膜厚更均匀。膜厚更均匀。膜厚更均匀。

【技术实现步骤摘要】
绝缘体上半导体结构的制造方法


[0001]本专利技术涉及半导体器件制作
，特别涉及一种绝缘体上半导体结构的制造方法。

技术介绍

[0002]绝缘体上半导体，例如绝缘体上硅(Silicon-On-Insulator，SOI)、绝缘体上锗、绝缘体上硅锗等，均是具有独特的“底层半导体层/绝缘埋层/顶层半导体层”三层结构的半导体材料，它通过绝缘埋层(通常为二氧化硅SiO2)实现了器件(形成在顶层半导体层中)和衬底(即底层半导体层)的全介质隔离，能够彻底消除了体硅等形成的CMOS电路中的寄生闩锁效应，且基于绝缘体上半导体衬底制作的电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。因此，绝缘体上半导体衬底在微电子领域得到了广泛的使用。
[0003]然而，传统技术制造的绝缘体上半导体衬底存在顶层半导体层较厚且表面存在缺陷等问题，无法满足器件性能进一步提高的需求，因此亟待改进。

技术实现思路

[0004]本专利技术的目的在于提供一种绝缘体上半导体结构的制造方法，能够使得绝缘体上半导体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种绝缘体上半导体结构的制造方法，其特征在于，包括以下步骤：提供第一晶圆；对所述第一晶圆进行P型离子注入，以在所述第一晶圆的预设深度形成第一离子掺杂层，且位于所述第一离子掺杂层顶部以上的第一晶圆部分为表面晶圆层，位于所述第一离子掺杂层底部以下的第一晶圆部分为基底晶圆层；在所述表面晶圆层的表面上形成第一氧化键合层；提供第二晶圆，并在所述第二晶圆的表面上形成第二氧化键合层；键合所述第一氧化键合层和所述第二氧化键合层，以将所述第一晶圆键合到所述第二晶圆上；去除所述基底晶圆层，以暴露出所述第一离子掺杂层；通过刻蚀工艺去除所述第一离子掺杂层，以暴露出所述表面晶圆层。2.如权利要求1所述的制造方法，其特征在于，所述表面晶圆层为第二离子掺杂层，掺杂类型为P型或N型，掺杂浓度范围为：5E+14cm-3
～5E+16cm-3
。3.如权利要求1所述的制造方法，其特征在于，在对所述第一晶圆进行P型离子注入之前，所述第一晶圆是整体掺杂的，或者，仅有所述表面晶圆层所在区域是掺杂的，或者，仅有所述表面晶圆层的顶部至所述离子掺杂层的底部的区域是掺杂的。4.如权利要求1所述的制造方法，其特征在于，所述第一离子掺杂层的离子掺杂浓度范围为：5E+17cm-3
～5E+19cm-3
。5.如权利要求1所述的制造方法，其特征在于，去除所述第一离子掺杂层的刻蚀工艺包括选择性湿法刻蚀工艺。6.如权利要求1所述的制造方法，其特征在于，所述选择性湿法刻蚀工艺的刻蚀剂包括硝酸、氢氟酸和醋酸中的至少一种，溶液中硝酸、氢氟酸和醋酸的摩尔比为1:10:60～1:1:1，工艺温度为25℃～45℃，刻蚀时间1分钟至10分钟。7.如权利要求1所述的制造方法，其特征在于，在对所述第一晶圆进行P型离子注入之前，先对所述第一晶圆进行表面清洗，并进一步在所述第一晶圆的表面上形成衬垫氧化层。8.如权利要求7所述的制造方法，其特征在于，在形成所述第一离子掺杂层之后，且在形成所述第一氧化键合层之前，先去除所述衬垫氧化层。9.如权利要求1所述的制造方法，其特征在于，通过采用不同的离子注入参数，来对所述第一晶圆进行多步P型离子注入，各步P型离子注入在所述第一晶圆中形成不同深度的P型离子掺杂层，进一步对所述第一晶圆进行退火处理，以使得所有的所述的P型离子掺杂层扩散形成所述第一离子掺杂层。10.如权利要求1所述的制...

【专利技术属性】
技术研发人员：黄河，丁敬秀，向阳辉，
申请(专利权)人：中芯集成电路宁波有限公司上海分公司，
类型：发明
国别省市：