高效整流器制造技术

一种高效功率半导体整流器件（１０）包括：δＰ↓［＋＋］层（１２）、Ｐ本底（１４）、Ｎ漂移区域（１６）、Ｎ↓［＋］基片（１８）、阳极（２０）和阴极（２２）。一种制造该器件的方法包括如下步骤：在Ｎ↓［＋］基片（１８）上沉积Ｎ漂移区域（１６）；将硼掺入Ｎ漂移区域（１６）从而创建Ｐ本底区域（１４）；在Ｐ本底区域（１４）上形成一层硅化钛（５６）；以及使一部分注入的硼集中在硅化钛（５６）层和Ｐ本底区域（１４）之间的界面区域处从而创建过饱和的Ｐ掺杂硅的δＰ↓［＋＋］层（１２）。

【技术实现步骤摘要】
髙效整流器专利
本专利技术涉及半导体器件及其制造方法。更具体地说，本专利技术涉及功率半导体 整流器件及其制造方法。专利技术背景现代功率电路需要具有改良功率开关特性的功率整流器。对于高电压应用， 当需要高击穿电压和高工作温度时经常会釆用具有高开关速度的P+ZN整流器。对 于低电压应用，当需要高开关速度和非常低的正向电压降时经常采用肖特基 (Schottky)势垒整流器。肖特基势垒整流器是一种多数载流子器件，它允许在恢 复过程中仅仅只有很小的反向电流流过。不幸的是，当工作在升高的温度时，肖 特基势垒整流器会承受所不希望出现的高反向漏电流。已经采用的一些改进措施来改善肖特基整流器的闭塞能力。这类改善方法之 一是结势垒肖特基UBS)整流器，它将P/N结栅极与足够小的肖特基势垒区域相 结合，从P+7N结栅极扩展空间电荷区域，从而消除镜像电荷所引起的肖特基势垒 的降低。对于相同的芯片面积和正向电压降而言，JBS整流器可提供漏电流净减大 约50%。对于50%占空比的二极管工作而言，这等同于功率损耗中的大约11度 绝对温度(开氏温标)的改善。另一种这类改善方法是沟槽式肖特基，这对于较高的电压应用是十分有利的， 在较高的电压应用中，正向电压降超过0.7伏特并且JBS整流器停止作为多数载流 子器件的工作。例如，当击穿电压上升到250V时，沟槽式MOS势垒控制肖特基 (MBS)整流器具有比P-i-N整流器更低的正向电压降并且仍旧作为多数载流子器 件工作。除了这些高电压应用之外，低电压应用的需求正在增加，然而这些常规的沟 槽式肖特基并不能很好的适用。沟槽式肖特基需要，在闭塞状态中，内部沟槽的 分开充分的接近，并且本底部分的相邻区域是充分低的掺杂，从而使得在本底部 分中所形成的耗尽层以比击穿电压更小的电压耗尽在沟槽之间的本底部分的中间区域。这样能够改善方向电压的闭塞特性。不幸的是，这也会导致肖特基势垒的 有效区域的显著减小，因为沟槽可以消耗大于50%的芯片有效面积。美国专利No.6，979,861披露了一种类似MOS晶体管的两端器件。该专利中的 图2显示了这一器件的垂直结构和正向电流流动模式。该器件是一个两端器件 上电极提供与N+源极、栅极和P本底的直接接触，而下电极是漏极。当将正的电 压施加于上电极时实现正向导通。在栅极进入N沟道的条件下，栅极上的正的偏 置使得P本底反型，从而允许正向电流流动。栅极上的负的电压不会引起N沟道 的形成。P-基极/N-漂移区域变成为反向偏置的pin 二极管并且提供反向电压。不 幸的是，这种器件会呈现出它的寄生>^+/ /1^双极性结构，从而导致dV/dt特性变 差。
技术实现思路
本专利技术通过提供一种改良的半导体整流器件来克服上述问题和限制。 一般来说，该器件包括 一层用第一导电类型的惨杂剂使其过饱和的硅，；第一导电类 型的本底区域，大致位于过饱和硅层之下且与其相邻；第二导电类型的漂移区域， 大致位于本底区域之下且与其相邻；以及第二导电类型的基片，大致位于漂移区 域之下。一般来说，制造上述器件的方法包括如下步骤在第二导电类型的基片上沉 积第二导电类型的漂移区域；将第一导电类型的掺杂剂注入漂移区域从而创建第 一导电类型的本底区域；在本底区域上形成一层高级硅化物(例如，硅化钛)； 以及使一部分注入的掺杂剂集中在硅化物层和本底区域之间的界面上，从而形成 一层用第一导电类型的掺杂剂使其过饱和的硅。在一个实施例中，第一导电类型是P型，而第二导电类型是N型。于是，在 该实施例中，该器件一般包括^+ +层、P本底、N漂移区域、N+基片、阳极和阴 极。在该实施例中，P本底大致位于犯+ +层之下且与其相邻，N漂移区域大致位 于P本底之下且与其相邻，N+基片大致位于N漂移区域之下，阳极大致位于3 + +层之上，以及阴极大致位于N+基片之下。于是，在该实施例中，制造该器件的方法包括如下步骤在N+基片上沉积N 漂移区域；将硼注入N漂移区域从而创建P本底区域；在P本底区域上形成一层 硅化钛；以及使一部分注入的硼集中在硅化钛层和P本底区域之间的界面区域处 从而创建过饱和P掺杂硅的^+ +层。在以下本专利技术的具体实施方法中详细地讨论了本专利技术的上述以及其它性能。 附图的简要描述以下将参照附图讨论本专利技术，附图中更加强调清晰的表述而不是具体的尺寸-附图说明图1是本专利技术器件的一个实施例的部分截面正视图；图2是图1所示器件的区域A的部分截面正视图，其中器件处于热平衡状态; 图3是图1所示器件的区域A的部分截面正视图，其中器件处于正向偏置状态；图4是图1所示器件的区域A的部分截面正视图，其中器件处于反向偏置状态；图5是该器件制造方法的一个实施例中的第一步骤之后器件的部分截面正视图；图6是第二步骤之后器件的部分截面正视图；图7是第三步骤之后器件的部分截面正视图；图8是第五步骤之后器件的部分截面正视图；图9是第六步骤之后器件的部分截面正视图；图IO是第七步骤之后器件的部分截面正视图；图11是第八步骤之后器件的部分截面正视图；图12是第十步骤之后器件的部分截面正视图；图13是第十一步骤之后器件的部分截面正视图；图14是第十二步骤之后器件的部分截面正视图；图15是第十三步骤之后器件的部分截面正视图；图16是第十四步骤之后器件的部分截面正视图；图17是第十五步骤之后器件的部分截面正视图；图18是第十六步骤之后器件的部分截面正视图；图19是第十七步骤之后器件的部分截面正视图；以及，图20是第十八步骤之后器件的部分截面正视图。具体实施方式本文将参照附图，根据本专利技术的各个实施例，包括较佳实施例，来讨论、显 示以及披露高效功率半导体整流器件10。一般来说，器件10包括 一层用第一导电类型的掺杂剂使其过饱和的硅；与 过饱和硅层大致相邻的第一导电类型的本底区域；与本底区域大致相邻的第二导 电类型的漂移区域；以及位于漂移区域之下的第二导电类型的基片。在一个实施例中，第一导电类型是P型，而第二导电类型是N型。于是，在 该实施例中，参照图1至图4，器件10主要包括^++层12、 P本底14、 N漂移 区域16、 N+基片18、阳极20和阴极22。在该实施例中，P本底14大致相邻于SP + +层12， N漂移区域16大致相邻于P本底14， N+基片18在N漂移区域16之下， 阳极20在^+ +层12之上，以及阴极22在N+基片18之下。正如本文所使用的， 术语大致，当与诸如在...之上、在...之下或者与…相邻的位置 术语组合时，则表示与上述元件的相对定位并且允许(A)复合形状，在该形状 中，至少元件的主要部分适合于所描述的相对位置；以及(B)介入元件，例如， 区域或者层，特别是中间的少数元件，例如，由于制造工艺和/或在元件之间的相 互作用所引起的稍微不同性能的界面区域。也正如本文所使用的，术语在...之 上和在...之下表示元件的各个侧面，例如，在...之上是指元件的一个 侧面，而在...之下是指元件的另一侧面。通常，任何东西以阳极20作为相对 方向都称之为在其之上，而任何东西以阴极22作为相对方向则都称之为在 其之下。但是，值得注意的是，正如本文所使用的，在…之上和在...之 下仅仅只是主观性定义并不依赖于器件IO整体的任何取向。在一个实施例中，犯+ +层12是本文档来自技高网...

【技术保护点】
一种半导体整流器件，包括：　　　　一层用第一导电类型的掺杂剂使其过饱和的过饱和硅；　　　　第一导电类型的本底区域，大致在过饱和硅层之下且与其相邻；　　　　第二导电类型的漂移区域，大致在本底区域之下且与其相邻；以及　　　　第二导电类型的基片，大致在漂移区域之下。

【技术特征摘要】
US 2007-3-9 11/684,2611.一种半导体整流器件，包括一层用第一导电类型的掺杂剂使其过饱和的过饱和硅；第一导电类型的本底区域，大致在过饱和硅层之下且与其相邻；第二导电类型的漂移区域，大致在本底区域之下且与其相邻；以及第二导电类型的基片，大致在漂移区域之下。2. 如权利要求1所述的半导体整流器件，其特征在于，还包括大致在过饱和 硅层之上且与其相邻的硅化物区域，其中，所述硅化物区域包括高级硅化物。3. —种半导体整流器件，包括大致在犯+ +层之下且与其相邻的P本底； 大致在P本底区域之下且与其相邻的N漂移区域；以及 大致在N漂移区域之下的N+基片。4. 如权利要求3所述的半导体整流器件，其特征在于，还包括大致在犯+ + 层之上的阳极和大致在N+基片之下的阴极。5. 如权利要求3所述的半导体整流器件，其特征在于，所述犯++层包括？ 掺杂硅的过饱和区域并且具有大约几个原子层的厚度。6. 如权利要求3所述的半导体整流器件，其特征在于，所述N漂移区域具有 大约0.4欧姆-厘米的电阻率并且其厚度大约3微米。7. 如权利要求3所述的半导体整流器件，其特征在于，所述N+基片具有大 约等于或者小于5X10—3欧姆-厘米的电阻率。8. 如权利要求7所述的半导体整流器件，其特征在于，所述N+基片是采用 砷进行掺杂的。9. 如权利要求7所述的半导体整流器件，其特征在于，所述N+基片是采用 磷进行掺杂的。10. 如权利要求3所述的半导体整流器件，其特征在于，还包括大致在^+ + 层之上并与其相邻的高级硅化物区域。11. 如权利要求IO所述的半导体整流器件，其特征在于，还包括一层用作栅 极电介质的氧化物，这层氧化物大致位于N漂移区域、P本底、5 ++层和硅化钛区域中的一种或者多种之上并与之相邻。12. 如权利要求ll所述的半导体整流器件，其特征在于，所述氧化层具有大约85A的厚度。13. 如权利要求ll所述的半导体整流器件，其特征在于，还包括一层大致在 氧化层之上且与其相邻的多晶硅。14. 如权利要求13所述的半导体整流器件，其特征在于，所述多晶硅层是采 用砷以大约40 KeV的能量进行注入的。15. 如权利要求13所述的半导体整流器件，其特征在于，还包括一层大致在 多晶硅层之上且与其相邻的钛。16. 如权利要求15所述的半导体整流器件，其特征在于，所述钛具有大约300A 的厚度。17. 如权利要求15所述的半导体整流器件，其特征在于，还包括一层大致在 钛层之上且与其相邻的氮化钛。18. 如权利要求16所述的半导体整流器件，其特征在于，所述氮化钛层具有 大约500A的厚度。19. 一种制造半导体整流器件的方法，该方法包括如下步骤(a) 在第二导电类型的基片上沉积第二导电类型的漂移区域；(b) 将第一导电类型的掺杂剂注入漂移区域从而形成第一导电类型的本底区域；(C)在本底区域上形成一层高级硅化物；以及(d)使一部分注入的掺杂剂集中在高级硅化物层和本底区域之间的界面区域处从而产生一层用第一导电类型的掺杂剂使其过饱和的硅。20. 如权利要求19所述的方法，其特征在于，所述高级硅化物...

【专利技术属性】
技术研发人员：RJ哈莫斯基，Z陈，JMF洪，JDV程，CD哈鲁斯卡，T伊斯特曼，
申请(专利权)人：二极管构造技术股份有限公司，
类型：发明
国别省市：US[美国]