具有降低了的位错缺陷密度的晶格失配的半导体结构和相关的器件制造方法技术

一种形成半导体异质结构的方法，该方法包括以下步骤：　　　　（ａ）提供具有表面并包括第一半导体材料的衬底；　　　　（ｂ）在衬底上方提供位错阻挡掩模，该掩模包括电介质材料和具有延伸至衬底表面并由至少一个侧壁限定的开口，侧壁的至少一部分以与第一半导体材料的选定结晶学方向成方向角的方式与衬底表面相交；　　　　（ｃ）在开口内淀积包括第二半导体材料的再生长层，方向角使再生长层中的线位错密度随离衬底表面距离的增加而降低。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及晶格失配的半导体异质结构，更为具体的，涉及与相 异的半导体材料的集成相关的选择性沟道材料的再生长。
技术介绍
随着微电子器件的动作速度和运算能力的提高，提出了提高用于 制造器件的半导体结构的复杂性和功能型的要求。相异的半导体材 料、例如具有硅或者硅锗衬底的砷化镓、氮化镓、砷化铟铝和/或锗等 III-V族材料的异质集成是对于增加CMOS平台的功能和性能有吸引 力的途径。特别是，异质外延生长可用于制造其中在商业上不易获得 晶格匹配的衬底的多种现代半导体器件；或者潜在地获得与硅微电子 的单片集成。但是，利用相异的半导体材料的组合制造的器件的性能 和最终应用取决于所获得的结构的质量。特别地，在大量的半导体器件和工艺中，低水平的位错缺陷尤为重要，原因在于位错缺陷不当地 分割了单片晶体结构并导致不必要的电气和光学特性突变，从而导致不良的材料质量和有限的性能。此外，线位错部分会恶化器件材料的 物理特性并导致器件的早期失效。如上所述，当试图在不同类型材料的衬底上外延生长一种晶体材 料时——一般称为异质结构——位错缺陷通常会由于两种材料的不 同的晶格尺寸而增加。在产生半导体结构中的位错缺陷的材料淀积的过程中，起始衬底和后续层之间的晶格失配会产生应力。在失配截面处形成错配位错以緩解错配应力。许多错配位错具有终结于表面的垂直分量，称为线部分(threading segment)。这些 线部分继续穿过随后加到异质结构上的所有半导体层。此外，在外延 生长同类材料作为自身具有位错的底层衬底时，会出现位错缺陷。一 些位错缺陷在外延生长材料中复制成为线位错(threading dislocation)。其他类型的位错缺陷包括层错(stacking fault)、孪 晶界(twin boundary )以及反相畴界(anti-phase boundary )。 出现 在诸如二极管、激光器件和晶体管的有源区中的此类位错会严重恶化其性能。为了使位错和相关性能问题的形成最小化，本领域周知的许多半 导体异构器件被局限于具有非常紧密的——例如0.1%以内的——晶 格匹配的晶体结构的半导体层。在这些器件中，在晶格轻微失配的衬 底之上外延生长薄层。只要外延层的厚度保持在形成缺陷的临界值以 下，衬底就可作为用于外延层生长的模板，外延层灵活适应衬底基板。 尽管晶格匹配和近似匹配消除了多个结构中的位错，但具有大的能隙 偏移的晶格匹配系统相当少，限制了新器件的设计选项。因此，对具有比已知方法所允许的更大的外延层厚度和更大晶格 错配的异构器件有相当的兴趣。例如，长期以来就认为，生长于硅衬 底上的砷化镓会允许各种新型光电器件与具有来自砷化镓的光学元 件技术的硅VLSI电路的电子加工技术结合。例如，见Choi等 Monolithic Integration of Si MOSFET，s and GaAs MESFET，s， IEEE Electron Device Letters, Vol. EDL-7， No. 4， April 1986。这种组 合的有益结果包括与复杂的硅VLSI电路结合的高速砷化镓电路、以 及代替硅VLSI电路之间的布线互连的砷化镓光电接口单元。砷化镓 和硅器件的集成已取得进步。例如见，Choi等Monolithic Integration of GaAs/AlGaAs Double画Heterostructure LED，s and Si MOSFET，s ， IEEE Electron Device Letters, Vol. EDL誦7， No. 9， September 1986; Shichijo等Co-Integration of GaAs MESFET and Si CMOS Circuits'IEEE Electron Device Letters, Vol. 9， No. 9， September 1998。但是， 尽管这种组合结构的潜在优势得到广泛认可以及对其发展的大量努 力，其实用应用受到生长于硅衬底上的砷化镓层的高缺陷密度的局 限。例如见Choi等，Monolithic Integration of GaAs/AlGaAs LED and Si Driver Circuit, IEEE Electron Device Letters, Vol. 9， No. 10， October 1988 (P.513),这样，尽管用于集成砷化镓和硅器件的基本技 术已被周知，仍存在对生产具有低位错缺陷密度的砷化镓层的需求。 为了控制高度失配的淀积层内的位错密度，有三种已知技术相 异材料的晶片接合、衬底构图和成分递变(composition grading)。 两种不同半导体的接合可以产生令人满意的材料质量。但是由于大尺 寸Ge或者IH-V族晶片的可获得性和高成本的局限，该方法并不实 用。采用衬底构图的技术利用了线位错受到几何形状约束的事实，即 位错不会终结于晶体中。如果通过将衬底构图为较小的生长区域，使 自由边缘靠近另一个自由边缘，则可以减少线位错密度。过去，衬底 构图和外延横向过增长(ELO)技术已证明可以显著减少氮化镓器件 中的缺陷密度，从而制造出具有延长的寿命的激光二极管。该工艺基 本消除了 ELO区域内的缺陷但是仍存在高缺陷种子窗口，需要重复 光刻和外延工序以消除所有缺陷。在类似方法中，悬空外延基本消除 了靠近衬底的外延区域的所有缺陷，但需要一个光刻和两个外延生长 工序。另外，两种技术都需要提高氮化镓的横向生长速率，这在所有 异质外延系统中均未得到证实。这样，利用不依赖于提高横向生长速 率的最少的光刻/外延工序的通用的缺陷减低工艺，对于降低工艺复杂 性和对不同材料系统的制造适用性都大有益处。另外一种已知技术称为外延颈(epitaxial necking)，记栽于 与制造珪上锗异质结构相关的Langdo等的High Quality Ge on Si by Epitaxial Necking，'， Applied Physics Letters, Vol. 76， No. 25, April 2000中。该方法通过利用选择性外延生长和缺陷结晶法将缺陷强迫到 构图了的掩模的开口的侧壁而不依赖于提高横向生长速率来提供工艺简单性。具体参见图1A和1B所示，在(111) <110>金刚石立方 体移位系统中，错配位错位于生长平面上的沿<110>方向，而线部分 在(111)平面的<110>方向高起。(111)平面上沿<110>方向的线部 分以与下层的Si (100)衬底表面成45。角传播。这样，如果构图掩模 中的孔的长宽比大于1，线部分将被掩模侧壁阻挡，从而直接在硅上 形成低缺陷的上层Ge节结(nodule)。但是，外延颈的一个重要的 局限在于所要施加的区域的大小。通常，如以下详细讨论的，横向尺 寸(图1A中的1)在二个维度是均必须相当小以使位错结束于侧壁。 这样就需要一种通用而有效的制造半导体异质结构的方法，可以 在各种晶格失配材料系统中约束位错缺陷。还需要一种利用集成的晶格失配材料的组合制造半导体器件的技术，该材料具有低水平的位错 缺陷以提高功能性和性能。发本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1、一种形成半导体异质结构的方法，该方法包括以下步骤(a)提供具有表面并包括第一半导体材料的衬底；(b)在衬底上方提供位错阻挡掩模，该掩模包括电介质材料和具有延伸至衬底表面并由至少一个侧壁限定的开口，侧壁的至少一部分以与第一半导体材料的选定结晶学方向成方向角的方式与衬底表面相交；(c)在开口内淀积包括第二半导体材料的再生长层，方向角使再生长层中的线位错密度随离衬底表面距离的增加而降低。2、 根据权利要求1所述的方法，还包括在再生长层上方和位错阻挡掩模层的至少一部分上方淀 积包含第二半导体材料的过生长层的步骤。3、 根据权利要求2所述方法，还包括将过生长层的至少 一部分结晶化的步骤。4、 根据权利要求1所述的方法，其中， 第一半导体材料包含硅或者硅锗合金。5、 根据权利要求l所述的方法，其中， 第一半导体材料主要包括硅或者硅锗合金。6、 根据权利要求l所述的方法，其中，第二半导体材料选自包括II族、III族、IV族、V族、VI族元 素、和它们的组合的组。7、 根据权利要求6所述的方法，其中，笫二半导体材料选自包括锗、锗硅、砷化镓、锑化铝、锑化铟铝、 锑化铟、砷化铟、磷化铟和氮化镓的组。8、 根据权利要求l所述的方法，其中， 第二半导体材料是成分递变的。9、 根据权利要求l所述的方法，其中，选定的第一半导体材料的结晶学方向与再生长层中的线位错的至少一个传播方向一致。10、 根据权利要求9所述的方法，其中， 方向角的范围为约30到约60度。11、 才艮据权利要求IO所述的方法，其中， 方向角为约45度。12、 根据权利要求l所述的方法，其中，衬底表面具有选自包括(100) 、 (110) 、 (111)的组的结晶 学方向。13、 根据权利要求12所述的方法，其中，选定的结晶学方向与第一半导体材料的<110>结晶学方向基本一致。14、 根据权利要求12所述的方法，其中，侧壁的一部分以与第一半导体材料的<100>结晶学方向基本一 致的方式与衬底表面相交。15、 根据权利要求1所述的方法，其特征为 第一半导体材料无极性，第二半导体材料有极性，方向角使得再生长层中的反相畴界密度随离开衬底表面距离的增加而降低。16、 根据权利要求1所述的方法，其中，方向角使得再生长层中的层错密度随离开衬底表面距离的增加 而降低。17、 根据权利要求l所述的方法，其中，方向角使得再生长层中的孪晶界密度随离开衬底表面距离的增 加而降低。18、 根据权利要求1所述的方法，其中， 电介质材料包括二氧化硅或者氮化硅。19、 根据权利要求1所述的方法，还包括使再生长层平坦化的步骤，使得经过平坦化步骤后，再生 长层的平坦化表面与位错阻挡掩模的上表面基本上共面。20、 根据权利要求19所述的方法，其中，平坦化步骤包括化学机械抛光。21、 根据权利要求l所述的方法，其中，线位错结束于位于离开衬底表面预定距离H处或者其下方的位 错阻挡掩模中的开口的侧壁。22、 根据权利要求21所述的方法，其中， 位错阻挡掩模中的开口具有可变宽度。23、 根据权利要求21所述的方法，其中， 位错阻挡掩模中的开口的側壁包括(a) 靠近衬底表面放置且离开衬底表面的高度至少等于预定距 离H的第一部分；和(b) 设置于第一部分上方的第二部分。24、 根据权利要求23所述的方法，其中， 侧壁的第一部分大致平行于第二部分。25、 根据权利要求23所述的方法，其中， 侧壁的第二部分向外展开。26、 根据权利要求1所述的方法，其中，位错阻挡掩模中的开口的侧壁的离开衬底表面的高度至少等于 预定距离H,开口基本为矩形并具有预定宽度W,开口宽度W小于 该开口长度L。27、 根据权利要求26所述的方法，其中， 开口宽度W小于约500nm。28、 根据权利要求27所述的方法，其中， 开口长度L超过W和H的每一个。29、 根据权利要求1所述的方法，还包括在衬底上提供位错阻挡掩模之前，在衬底的至少一部分上 方淀积晶格失配层的步骤，晶格失配层包括第三半导体材料并至少部 分地松l30、 根据权利要求29所述的方法，其中，还包括在提供位错阻挡掩模之前平坦化晶格失配层的步骤。31、 一种半导体结构，包括(a) 具有表面并包括第一半导体材料的衬底；(b) 设置于衬底上方的位错阻挡掩模，该掩模具有延伸至衬底 表面并由至少一个侧壁限定的开口，侧壁的至少一部分以与第一半导 体材料的选定结晶学方向成方向角的方式与衬底表面相交；(c) 包含形成于开口中的第二半导体材料的再生长层，方向角 导致再生长层中的线位错的密度随离开衬底表面距离的增加而降低32、 根据权利要...

【专利技术属性】
技术研发人员：安东尼·J·洛赫特费尔德，马修·T·柯里，程志渊，詹姆斯·菲奥里扎，格林·布雷恩维特，托马斯·A·郎杜，
申请(专利权)人：琥珀波系统公司，
类型：发明
国别省市：