半导体器件和半导体器件的制造方法技术

本发明专利技术提供一种半导体器件和半导体器件的制造方法。该半导体器件包括：元件隔离区域，以埋入半导体基板中的状态形成，使得半导体基板的元件形成区域夹置在该元件隔离区域之间；栅极电极，形成在元件形成区域上，且栅极绝缘膜夹置在栅极电极和元件形成区域之间，该栅极电极形成为跨过该元件形成区域；以及源－漏区域，形成在栅极电极两侧上的元件形成区域中，其中由栅极电极下面的元件形成区域制造的沟道区域形成为从元件隔离区域突出，并且源－漏区域形成到比元件隔离区域的表面深的位置。

【技术实现步骤摘要】

本专利技术涉及其中给沟道区域施加应力的半导体器件，以及制造该半导体 器件的方法。
技术介绍
近来，已经提出了很多改善驱动能力而不依赖于比例规则(scaling law) 的技术报告。已知技术通过给其中形成沟道区域的硅区域(例如硅基板)施 加应力来提高驱动能力，并且由此提高电子和空穴的迁移率。关于这些技术， 一种方法已经投入实际应用，其中漏-源部分通过硅蚀刻下挖，并且通过外 延生长法生长晶格常数与硅(Si)的晶格常数不同的硅化合物，由此给沟道 施加应力(例如，见日本专利申请公开No. 2000-315789)。另外，已经进行了各种尝试，包括在形成晶体管后通过形成具有应力的 氮化娃月莫覆盖层来扭曲沟道的应力衬垫技术(stress liner techniques),以及 采用具有应力的膜作为用于浅沟槽隔离(STI, Shallow Trench Isolation )的 埋入材料来扭曲沟道的技术等。下面将参照示意图来描述这样的机制。图10A和10B展示了当施加给 图10A所示的pMOSFET和图lOB所示的nMOSFET的各晶体管来扭曲沟道 时的三维方向的最为有效的应力。对NMOS和P本文档来自技高网...

【技术保护点】
一种半导体器件，包括：元件隔离区域，以埋入半导体基板中的状态形成，使得所述半导体基板的元件形成区域夹置在该元件隔离区域之间；栅极电极，形成在所述元件形成区域上，且栅极绝缘膜设置在所述栅极电极和所述元件形成区域之间，所述栅极电 极形成为跨过所述元件形成区域；以及源－漏区域，形成在所述栅极电极两侧的所述元件形成区域中，其中由所述栅极电极下面的所述元件形成区域制成的沟道区域形成为从所述元件隔离区域突出，并且所述源－漏区域形成到比所述元件隔离区域 的表面深的位置。

【技术特征摘要】
JP 2007-5-9 124264/071. 一种半导体器件，包括元件隔离区域，以埋入半导体基板中的状态形成，使得所述半导体基板的元件形成区域夹置在该元件隔离区域之间；栅极电极，形成在所述元件形成区域上，且栅极绝缘膜设置在所述栅极电极和所述元件形成区域之间，所述栅极电极形成为跨过所述元件形成区域；以及源-漏区域，形成在所述栅极电极两侧的所述元件形成区域中，其中由所述栅极电极下面的所述元件形成区域制成的沟道区域形成为从所述元件隔离区域突出，并且所述源-漏区域形成到比所述元件隔离区域的表面深的位置。2、 根据权利要求1所述的半导体器件，其中所述源-漏区域的表面在高度上等于所述半导体基板的表面的位置 和高于所述半导体基板的表面的位置之一。3、 根据权利要求1所述的半导体器件，其中所述源-漏区域由给所述沟道区域施加应力的应力施加层形成。4、 根据权利要求1所述的半导体器件，其中形成覆盖所述栅极电极并给所述沟道区域施加应力的应力施加绝缘...

【专利技术属性】
技术研发人员：馆下八州志，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：JP[日本]