一种硅基电容集成结构及其制备方法技术

本发明专利技术提供了一种硅基电容集成结构及其制备方法，该硅基电容集成结构包括：衬底，隔离层，隔离层形成在衬底上；下电极层，下电极层设置在隔离层上；台阶结构，台阶结构设置在下电极层上，台阶结构内包围有至少一层介电层，介电层覆盖在下电极层上；上电极层，上电极层覆盖在介电层上；其中，台阶结构分隔介电层与上电极层的打线区域。基于上述结构，台阶结构能够分隔介电层与上电极层的打线区域，这样使得该电容的打线区域位于台阶结构的外部，避免打线应力集中在介电层内，从而避免电容的薄膜区域被击穿的情况发生，实现了可视化嵌埋电容结构。构。构。

【技术实现步骤摘要】
一种硅基电容集成结构及其制备方法


[0001]本专利技术涉及电容结构，具体涉及一种硅基电容机构及其制备方法。

技术介绍

[0002]由于半导体激光器具有制作简单、体积小、重量轻、工作寿命长、效率高等优点，使其在光通信、光泵浦、光存储和激光显示等领域得到广泛应用。
[0003]目前的半导体激光器，一般采用TO管座进行封装，传统的TO里面，激光器芯片热沉是氮化铝薄膜电路，将电容、电阻等元器件通过打线方式与芯片实现连接。利用成熟的硅工艺，可以设计并实现高频TO基板，实现电阻电容等元件集成，节省物料和简化TO的组装工序。
[0004]但是硅基集成的电容是薄膜形式，一般是金属间有一层介电薄膜，厚度一般小于1微米。薄膜电容不适合打线工艺，打线过程的应力会损伤薄的介电层，导致电容失效或者带来长期工作的可靠性问题。

技术实现思路

[0005]本专利技术所要解决的技术问题是：针对现有技术中硅基薄膜电容打线过程中，打线应力损伤介电层，导致电容失效的技术缺陷，提供一种硅基电容集成结构及其制备方法。
[0006]为解决上述技术问题，本专利技术提供了一种硅基电容集成结构，包括：衬底，隔离层，隔离层形成在衬底上；下电极层，下电极层设置在隔离层上；台阶结构，台阶结构设置在下电极层上，台阶结构内包围有至少一层介电层，介电层覆盖在下电极层上；上电极层，上电极层覆盖在介电层上；其中，台阶结构分隔介电层与上电极层的打线区域。
[0007]在本专利技术提供的硅基电容集成结构中，还可以具有这样的特征：下电极层的面积、上电极层的面积均大于介电层。
[0008]在本专利技术提供的硅基电容集成结构中，还可以具有这样的特征：下电极层连接有与外界电元件连接的引线，引线形成下电极层的打线区域。
[0009]在本专利技术提供的硅基电容集成结构中，还可以具有这样的特征：台阶结构上与引线相对应的位置处开设有开口区。
[0010]在本专利技术提供的硅基电容集成结构中，还可以具有这样的特征：上电极层的打线区域与下电极层分隔。
[0011]在本专利技术提供的硅基电容集成结构中，还可以具有这样的特征：台阶结构和介电层的材料为二氧化硅、氮化硅、氧化锆、或氧化铪。
[0012]在本专利技术提供的硅基电容集成结构中，还可以具有这样的特征：介电层的材料为氮化硅；台阶结构的材料为二氧化硅，高度为500埃米到2微米。
[0013]在本专利技术提供的硅基电容集成结构中，还可以具有这样的特征：衬底的材料为硅、玻璃或者陶瓷，隔离层为二氧化硅薄膜，厚度为0.2微米到1微米。
[0014]在本专利技术提供的硅基电容集成结构中，还可以具有这样的特征：下电极层为铝、
铜、金、银、多晶硅或单晶硅，厚度为0.1微米到1微米。
[0015]在本专利技术提供的硅基电容集成结构中，还可以具有这样的特征：上电极层为金、钛、铝、铜以及银中的一种或者多种。
[0016]本专利技术还提供了一种硅基电容集成结构的制备方法，包括一下步骤：选衬底；在硅衬底上形成隔离层；在隔离层上形成下电极层，并在下电极层上形成下电极和引线；在下电极层上形成台阶结构，并在台阶结构包围内沉积介电层；在下电极层上刻蚀出下电极的引线区域；在介电层上沉积上电极层。
[0017]在本专利技术提供的硅基电容集成结构的制备方法中，还可以具有这样的特征：采用蒸发剥离工艺在下电极层上形成下电极和引线；采用光刻和刻蚀的方法形成台阶结构；用光刻和刻蚀的方法刻蚀出下电极的引线区域；在介电层上用光刻和金属剥离的方法沉积上电极层。
[0018]本专利技术的有益效果在于：
[0019]在本专利技术的硅基电容集成结构中，在衬底上形成隔离层，然后在隔离层上面设置下电极层，在下电极层上设置台阶结构，且台阶结构包围有介电层，上电极层覆盖在介电层上，基于上述结构，台阶结构能够分隔介电层与上电极层的打线区域，这样使得该电容的打线区域位于台阶结构的外部，避免打线应力集中在介电层内，从而避免电容的薄膜区域被击穿的情况发生，实现了可视化嵌埋电容结构。
[0020]另外，下电极层的面积大于介电层的面积，且其连接有引线，该引线能够与其他元器件连接。而且引线部分作为该下电极层的打线区域，该打线区域与介电层分隔。
[0021]此外，台阶结构包围在介电层的外部，且在与下电极层的引线相对应的位置处设置有开口区，实现引线与其他元器件的连接。
[0022]不仅如此，台阶结构的高度为500埃米到2微米。该台阶结构能够让上电极层的打线区域与介电层分隔。
[0023]另外，在介电层上覆盖上电极层后，由于上电极层的面积大于介电层的面积，使得台阶结构在显微镜下清晰可见。
[0024]在专利技术提供的硅基电容集成结构的制备方法中，选衬底；在硅衬底上形成隔离层；在隔离层上形成下电极层，并在下电极层上形成下电极和引线；在下电极层上形成台阶结构，并在台阶结构包围内沉积介电层；在下电极层上刻蚀出下电极的引线区域；在介电层上沉积上电极层，该制备方法可实现热沉、电阻、埋嵌电容、高频数显、金锡焊盘等及集成一颗芯片、具有小尺寸、温漂小、易集成的特点。
附图说明
[0025]图1是本专利技术实施例中的硅基电容集成结构的剖面图；
[0026]图2是本专利技术实施例中的硅基电容集成结构的俯视图。
具体实施方式
[0027]为了使本专利技术所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步的详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。
[0028]如图1～2所示，本实施例中的硅基电容集成结构包括衬底10、隔离层20、下电极层30、台阶结构40、介电层50、上电极层60。
[0029]衬底10选用硅、玻璃或者陶瓷，在本实施例中，衬底10选用的材料为硅。
[0030]隔离层20形成在衬底10上的。隔离层20选用二氧化硅薄膜，该二氧化硅薄膜的厚度为0.2～1μm。这样使得隔离层20能够与衬底10具有相近的热膨胀系数且都是良好的绝缘材料。
[0031]下电极层30形成在隔离层20上。下电极层30选用铝、铜、金、银、多晶硅或者单晶硅材料。在本实施例中，下电极层30选用的材料是铝。下电极层30的厚度为0.1～1μm。
[0032]下电极层30连接有引线31，该引线31与其他需要连接的元器件连接。该引线31为下电极的打线区域。
[0033]台阶结构40设置在下电极层30上方，其面积大于下电极层30的面积，覆盖住下电极层30的边界。台阶结构40包围在介电层50的周围。
[0034]台阶结构40、介电层50的材料为二氧化硅、氮化硅、氧化锆、氧化铪等薄膜。但在实际应用或其他实施例中，也可以根据需求选用其他的绝缘材料。
[0035]台阶结构40的高度为500埃米到2微米。介电层50的厚度可以根据实际电容的需求设计
[0036]台阶结构40上与引线31相对应的位置处设置有开口区，该开口区能够实现引线31与元本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种硅基电容集成结构，其特征在于，包括：衬底，隔离层，所述隔离层形成在所述衬底上；下电极层，所述下电极层设置在所述隔离层上；台阶结构，所述台阶结构设置在所述下电极层上，所述台阶结构内包围有至少一层介电层，所述介电层覆盖在所述下电极层上；上电极层，所述上电极层覆盖在所述介电层上；其中，所述台阶结构分隔所述介电层与所述上电极层的打线区域。2.根据权利要求1所述的硅基电容集成结构，其特征在于：所述下电极层的面积、所述上电极层的面积均大于所述介电层。3.根据权利要求1所述的硅基电容集成结构，其特征在于：所述下电极层连接有与外界电元件连接的引线，所述引线形成所述下电极层的打线区域。4.根据权利要求3所述的硅基电容集成结构，其特征在于：所述台阶结构上与所述引线相对应的位置处开设有开口区。5.根据权利要求1所述的硅基电容集成结构，其特征在于：所述上电极层的打线区域与所述下电极层分隔。6.根据权利要求1所述的硅基电容集成结构，其特征在于：所述台阶结构和所述介电层的材料为二氧化硅、氮化硅、氧化锆、或氧化铪。7.根据权利要求6所述的硅基电容集成结构，其特征在于：所述介电层的材料为氮化硅；所述台阶结构的材料为二氧化硅，高度为...

【专利技术属性】
技术研发人员：徐建卫，汪鹏，
申请(专利权)人：赫芯浙江微电子科技有限公司，
类型：发明
国别省市：