集成无源器件的结构制造技术

本实用新型专利技术提出了一种集成无源器件的结构，该集成无源器件的结构主要是由衬底层、第一导电层、介电层等构成。其中，第一导电层，设置于衬底层上；第二导电层，部分覆盖于第一导电层上，以形成非电感元器件的接电区，部分覆盖于衬底层的上表面以形成电感线圈部；介电层，用于形成绝缘层，其设置于衬底层和第一导电层上，以覆盖第二导电层，并且至少有部分未覆盖接电区和电感线圈部的上表面的待连接区域。与现有技术相比，本申请可改善集成无源器件中电感器件的器件品质因数。件中电感器件的器件品质因数。件中电感器件的器件品质因数。

Structure of integrated passive components

【技术实现步骤摘要】
集成无源器件的结构


[0001]本技术涉及半导体领域，尤其涉及一种集成无源器件的结构。

技术介绍

[0002]随着半导体技术的不断发展，集成电路以及大型的集成电路得到广泛的应用，组成集成电路的元器件中可以是无源的或者是有源的，当元器件为无源器件时成为集成无源器件(integrated passive device，IPD)，IPD提供高精度电容及高性能电感等无源器件的集成，目前在射频上的应用成为新热点。
[0003]现有技术中，集成无源器件中的无源器件主要由无源电阻器、无源电容器以及无源电感器等多种集成，其中，高性能电感器件主要是采用厚铝/厚铜工艺，但是从半导体前道工艺整体考虑，单层金属厚度最多到3um,如果达到10um，则采用叠加互联方法，至少由二层厚铝和二层厚铜叠加，金属层之间填充厚二氧化硅层，并且每层二氧化硅厚度均要大于金属层厚度。在实际使用时，当高性能电感器件采用叠加互联的方式形成的多层金属结构时，相邻的两个两层金属层之间填充的二氧化硅层的厚度较厚，因而导致成二氧化硅层的应力较大，从而易造成微裂纹，以致于出现集成无源器件失效等现象，从而造成器件品质因数较差。然而需要提高集成无源器件的器件品质因数时，单层的金属层的厚度需要超过大于3um，甚至达到10um，因此采用传统叠加互联方法制作的集成无源器件的结构已无法满足电感器件对更高性能的使用需求，难以改善电感器件的器件品质因数。
[0004]因此，如何改善集成无源器件中电感器件的器件品质因数，是本技术亟需解决的技术问题。

技术实现思路

[0005]本技术的目的在于提供一种集成无源器件的结构，可改善集成无源器件中电感器件的器件品质因数。
[0006]为了实现上述目的，本技术提出了一种集成无源器件的结构，包括：
[0007]第一导电层，设置于所述衬底层上；
[0008]第二导电层，部分覆盖于所述第一导电层上，以形成非电感元器件的接电区，部分覆盖于所述衬底层的上表面以形成电感线圈部；
[0009]介电层，用于形成绝缘层，其设置于所述衬底层和所述第一导电层上，以覆盖所述第二导电层，并且至少有部分未覆盖所述接电区和所述电感线圈部的上表面的待连接区域。
[0010]进一步作为优选地，所述介电层的厚度大于所述第二导电层的厚度。
[0011]进一步作为优选地，所述介电层包括：旋涂玻璃、聚酰亚胺和环氧树脂中的任意一种材质或组合构成的涂层。
[0012]进一步作为优选地，所述第二导电层的厚度为3～20um。
[0013]进一步作为优选地，所述非电感元器件至少包括：电阻部；其中，所述电阻部包括：
设置于所述衬底层上的电阻层，设置于所述电阻层上且至少为所述接电区的一部分的电阻导出部。
[0014]进一步作为优选地，集成无源器件的结构还包括：设置于所述第一导电层和所述第二导电层之间的电阻层。
[0015]进一步作为优选地，集成无源器件的结构还包括：第三导电层，部分覆盖于所述介电层的表面，且部分覆盖于所述待连接区域，以形成接触电极，用于连接所述接电区和所述电感线圈部。
[0016]进一步作为优选地，所述非电感元器件至少包括：电容部；所述电容部包括：用于构成下电极部的所述第一导电层，覆盖于所述第一导电层的上表面的部分区域且被部分所述第二导电层所覆盖的电容介质层，以及覆盖于所述电容介质层上表面且至少为所述接电区的一部分的电容电极区。
[0017]进一步作为优选地，所述电容电极区包括：覆盖于所述电容介质层上表面的上电极导出部；覆盖于所述第一导电层上表面的下电极导出部；其中，所述上电极导出部与所述下电极导出部相互隔开，且与所述电感线圈部电连接。
[0018]进一步作为优选地，所述第三导电层为沉积于所述介电层上的金属镀层；其中，所述第三导电层至少有部分通过图形化处理后形成所述接电区和所述电感线圈部。
[0019]进一步作为优选地，所述待连接区域包括：分布于所述接电区上的第一待连接区域；分布于所述电感线圈部上的第二待连接区域；与所述第一待连接区域间隔设置且分布于所述接电区上的第三待连接区域；其中，所述第三导电层至少有部分通过覆盖所述第一待连接区域和所述第二待连接区域，以共同形成第一接触电极，而部分通过覆盖所述第三待连接区域，以形成第二接触电极。
[0020]进一步作为优选地，所述衬底层包括：硅、玻璃、陶瓷中任意一种材质或其组合所构成的非金属层；其中，所述衬底层的硅阻值大于等于100Ω.cm。
[0021]进一步作为优选地，所述第一导电层包括：第一金属层；其中，所述第一金属层的材质为铝质材质；所述第一金属层的厚度为0.5～3um。
[0022]进一步作为优选地，所述第二导电层包括第二金属层；其中，所述第二金属层的材质为金、铜、银和铝中任意一种材质或其组合所构成。
[0023]进一步作为优选地，所述电容介质层包括氮化硅、二氧化硅、氧化铪，氧化锆和氧化钽中的任意一种材质或其组合；其中，所述电容介质层的厚度范围在
[0024]进一步作为优选地，所述第二导电层还包括：过渡金属层；所述过渡金属层和第二金属层从下至依次叠加设置；并且，所述过渡金属层的材质为钛，镍，铬和铂中任意一种或其组合。
[0025]本申请还提供了一种上述集成无源器件的制造方法，所述制造方法包括：
[0026]在所述衬底层上形成所述第一导电层；
[0027]沉积所述第二导电层，并同时形成所述非电感元器件的接电区和所述电感线圈部；
[0028]涂布所述介电层，直至覆盖所述第二导电层，且留有未覆盖所述接电区和所述电感线圈部的上表面的待连接区域。
[0029]进一步作为优选地，在所述涂布所述介电层，直至覆盖所述第二导电层，且留有未
覆盖所述接电区和所述电感线圈部的上表面的待连接区域的步骤后还包括以下步骤：
[0030]沉积第三导电层，其中，所述沉积的方式包括：印刷或蒸镀或溅射；
[0031]图形化处理所述第三导电层，以形成接触电极，其中，所述图形化处理的方式包括：刻蚀处理或剥离处理。
[0032]进一步作为优选地，在所述沉积所述第二导电层，并同时形成所述非电感元器件的接电区和所述电感线圈部的步骤前还包括：
[0033]在所述第一导电层上溅射并作图形化刻蚀处理基质层，以得到覆盖于所述第一导电层的上表面的部分区域的电容介质层，其中，所述基质层包括氮化硅、二氧化硅、氧化铪，氧化锆和氧化钽中的任意一种材质或其组合。
[0034]进一步作为优选地，在所述第一导电层上溅射并作图形化刻蚀处理基质层，以得到覆盖于所述第一导电层的上表面的部分区域的电容介质层的步骤之前或之后还包括：
[0035]在所述衬底层上形成电阻层。
[0036]进一步作为优选地，所述沉积所述第二导电层，并同时形成所述非电感元器件的接电区和所述电感线圈部的步骤包括：
[0037]在所述第一导电层和所述衬底层的上表面涂本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成无源器件的结构，包括：衬底层；其特征在于，还包括：第一导电层，设置于所述衬底层上；第二导电层，部分覆盖于所述第一导电层上，以形成非电感元器件的接电区，部分覆盖于所述衬底层的上表面以形成电感线圈部；介电层，用于形成绝缘层，其设置于所述衬底层和所述第一导电层上，以覆盖所述第二导电层，并且至少有部分未覆盖所述接电区和所述电感线圈部的上表面的待连接区域。2.如权利要求1所述的集成无源器件的结构，其特征在于，所述介电层的厚度大于所述第二导电层的厚度。3.如权利要求1所述的集成无源器件的结构，其特征在于，所述介电层包括：旋涂玻璃、聚酰亚胺和环氧树脂中的任意一种材质构成的涂层。4.如权利要求1所述的集成无源器件的结构，其特征在于，所述电感线圈部的厚度为3～20um。5.如权利要求1所述的集成无源器件的结构，其特征在于，所述非电感元器件至少包括：电阻部；其中，所述电阻部包括：设置于所述衬底层上的电阻层，设置于所述电阻层上且至少为所述接电区的一部分的电阻导出部。6.如权利要求1所述的集成无源器件的结构，其特征在于，还包括：第三导电层，部分覆盖于所述介电层的表面，且部分覆盖于所述待连接区域，以形成接触电极，用于连接所述接电区和所述电感线圈部。7.如权利要求6所述的集成无源器件的结构，其特征在于，所述第三导电层为沉积于所述介电层上的金属镀层；其中，所述第三导电层至少有部分通过图形化处理后形成所述接电区和所述电感线圈部。8.如权利要求6所述的集成无源器件的结构，其特征在于，所述待连接区域包括：分布于所述接电区上的第一待连接区域；分布于所述电感线圈部上的第二待连接区域；与所述第一待连接区域间隔设置且分布于所述接电区上的第三待连接区域；其中，所述第三导电层至少有部分通过覆盖所述第一待连接区域和所述第二待连接区域，以共同形成第一接触电极，而部分通过覆...

【专利技术属性】
技术研发人员：徐建卫，叶宇诚，汪鹏，
申请(专利权)人：赫芯浙江微电子科技有限公司，
类型：新型
国别省市：