本发明专利技术公开了一种存储器装置，包含阱、多晶硅层、侧壁、介电层、对齐层及主动区。该多晶硅层及该侧壁形成于该阱上方。该介电层形成且完全覆盖于该多晶硅层及该侧壁上方。该对齐层形成于该介电层上，用以接收对齐层电压及实质上于投影方向对齐于该介电层。该主动区形成于该阱上。该介电层比该对齐层厚。该多晶硅层及该主动区之第一重迭区域之面积，小于该第一多晶硅层及该介电层除该第一重迭区域之外的第二重迭区域之面积。二重迭区域之面积。二重迭区域之面积。
【技术实现步骤摘要】
存储器装置及操作存储器装置之方法
[0001]本专利技术涉及一种存储器装置及操作存储器装置之方法，尤指包含对齐层之存储器装置及操作包含对齐层之存储器装置之方法。
技术介绍
[0002]随着对于资料储存之需求增加，存储器装置之重要性也上升。对存储器装置之普遍要求包含减小装置尺寸，以便于有限面积内设置更多存储器单元。然而，基于当前技术，于存储器装置中须使用至少两个阱。例如，当前的非挥发性存储器装置可具有选择栅极及浮栅，其中选择栅极可形成于第一阱上，且浮栅之两部分可分别形成于第一阱及第二阱上。由于至少须使用两阱来建构存储器装置，因此缩小存储器之尺寸实为艰难的挑战。
技术实现思路
[0003]一种存储器装置，包含阱、多晶硅层、侧壁、介电层、对齐层及主动区。所述多晶硅层及所述侧壁形成于所述阱上方。所述介电层形成且完全覆盖于所述多晶硅层及所述侧壁上方。所述对齐层形成于所述介电层上，用以接收对齐层电压，及实质上于投影方向对齐于所述介电层。所述主动区形成于所述阱上。所述介电层比所述对齐层厚。所述多晶硅层及所述主动区之第一重迭区域之面积，小于所述第一多晶硅层及所述介电层除所述第一重迭区域之外的第二重迭区域之面积。
[0004]一种操作存储器装置之方法。所述存储器装置包含阱、第一多晶硅层、侧壁、第二多晶硅层、介电层、对齐层、第一主动区及第二主动区。所述第一多晶硅层及所述侧壁形成于所述阱上方。所述第二多晶硅层形成于所述阱上方。所述介电层形成且完全覆盖于所述第一多晶硅层及所述侧壁上方。所述对齐层形成于所述介电层上且实质上于投影方向对齐于所述介电层。所述第一主动区形成于所述阱上。所述第二主动区形成于所述阱上及所述第一多晶硅层及所述第二多晶硅层之下方。所述方法包含当所述存储器装置执行擦除操作时，施加第一电压至所述第一主动区之掺杂区，且施加第二电压至所述第二主动区之第一掺杂区及第二掺杂区。所述第一电压高于所述第二电压，且所述第一电压及所述第二电压之电压差小于预设电压。
附图说明
[0005]图1为实施例中，存储器装置之上视图。
[0006]图2为图1之存储器装置沿切线2
‑2’
之剖面图。
[0007]图3为图1之存储器装置沿切线3
‑3’
之剖面图。
[0008]图4为图1之存储器装置执行擦除操作时之示意图。
[0009]图5为图1之存储器装置执行编程操作时之示意图。
[0010]图6为图1之存储器装置执行软编程操作时之示意图。
[0011]图7为图1之存储器装置执行读取操作时之示意图。
[0012]其中，附图标记说明如下：
[0013]100存储器装置
[0014]102衬底
[0015]105阱
[0016]110,120多晶硅层
[0017]1101侧壁
[0018]1201部分
[0019]151,152主动区
[0020]151a,152a,152b,152c掺杂区
[0021]175介电层
[0022]180对齐层
[0023]2‑
2',3
‑
3'切线
[0024]252a,252b导电触点
[0025]310,320沟槽隔离层
[0026]350单元通道
[0027]A1,A2,A3重迭区域
[0028]D1投影方向
[0029]V1至V19电压
[0030]VAL对齐层电压
[0031]VBL位线电压
[0032]VEL擦除线电压
[0033]VSL源线电压
[0034]VWL字线电压
具体实施方式
[0035]为了减小存储器装置之尺寸，实施例提供如下所述之解决方案。本文中，当描述元件A(以下称为A)设置或形成于元件B(以下称为B)上时，意指可将A设置或形成于B之表面上，或A可部分或完全嵌入于B之中。当描述A放置或形成B之中时，意指A可嵌入于B之中。本文中，「多晶硅」(poly)可为多晶态之硅(polycrystallinesilicon)。本文中，当描述第一值(以下称为X)实质上等于第二值(以下称为Y)时，X及Y之差值不大于X及Y各自之15％。
[0036]图1为实施例中，包含存储器装置100之布局上视图。图2为图1之存储器装置100沿切线2
‑2’
之剖面图。图3为图1之存储器装置100沿切线3
‑3’
之剖面图。
[0037]图1包含四个存储器装置之相关布局及对称结构，存储器装置100为图1之其中一个存储器装置。本文中，因其他存储器装置的结构及操作原理皆为相似，故仅描述存储器装置100。
[0038]如图1至图3所示，存储器装置100可包含阱105、多晶硅层110、另一多晶硅层120、侧壁(spacer)1101、介电层175、对齐层180、主动区151及另一主动区152。
[0039]阱105可形成于衬底102上。举例而言，阱105可为n型阱。多晶硅层110及侧壁1101可形成于阱105上方。介电层175可形成于多晶硅层110及侧壁1101上方，且介电质175系完
全覆盖多晶硅层110及侧壁1101。侧壁1101可能具有一层或二层，一层之侧壁可由氧化层(oxide)组成，二层之侧壁可由氧化层及氮化层(nitride)组成，图2中系以二层之侧壁为例。对齐层180可形成于介电层175上，用以接收对齐层电压VAL，及实质上于投影方向D1对齐于介电层175。换言之，对齐层180及介电层175可覆盖相同区域。投影方向D1可为上视方向。对齐层180可为使用形成介电层175所用的相同光罩而形成之多晶硅层。介电层175可为抗腐蚀保护氧化(resist protection oxide，RPO)层或硅化物阻挡(silicide blocking layer，SAB)层。主动区151可形成于阱105上。多晶硅层110及主动区151之重迭区域A1之面积，可小于多晶硅层110及介电层175除重迭区域A1之外的重迭区域A2之面积。此外，多晶硅层110及主动区151之重迭区域A1之面积，小于多晶硅层110及主动区152之重迭区域A3之面积。
[0040]主动区152可形成于阱105上，多晶硅层110可形成于主动区152上方，多晶硅层120可形成于阱105及主动区152上方。如图1及图2所示，介电层175及对齐层180可重迭于多晶硅层120之部分1201。根据实施例，介电层175及对齐层180可不重迭于多晶硅层120，但若介电层175及对齐层180适度延伸，则有助于稳定结构。藉由介电层175及对齐层180重迭于多晶硅层120，可提高可靠度，而不增加存储器装置之面积。
[0041]介电层175可比对齐层180更厚，以避免对齐层180与多晶硅层110之间的电性短路。多晶硅层110及多晶硅层120可皆比介电层175厚。举例而言，多晶硅层110及多晶硅层120之厚度本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种存储器装置，其特征在于，所述存储器装置包含：阱；第一多晶硅层及侧壁，形成于所述阱上方；介电层，形成且完全覆盖于所述第一多晶硅层及所述侧壁上方；对齐层，形成于所述介电层上，用以接收对齐层电压，及实质上于投影方向对齐于所述介电层；及第一主动区，形成于所述阱上；其中所述介电层比所述对齐层厚，且所述第一多晶硅层及所述第一主动区之第一重迭区域之面积小于所述第一多晶硅层及所述介电层除所述第一重迭区域之外的第二重迭区域之面积。2.如权利要求1所述的存储器装置，其特征在于，所述存储器装置还包括：第二主动区，形成于所述阱上；其中所述第一多晶硅层形成于所述第二主动区上方，且所述第一多晶硅层及所述第一主动区之所述第一重迭区域之面积小于所述第一多晶硅层及所述第二主动区之第三重迭区域之面积。3.如权利要求1所述的存储器装置，其特征在于，所述存储器装置还包括：第二多晶硅层，形成于所述阱及所述第二主动区上方。4.如权利要求3所述的存储器装置，其特征在于，所述介电层及所述对齐层重迭于所述第二多晶硅层之部分。5.如权利要求3所述的存储器装置，其特征在于，所述第二多晶硅层用以接收字线电压。6.如权利要求3所述的存储器装置，其特征在于，所述第一多晶硅层及所述二多晶硅层皆比所述介电层厚。7.如权利要求3所述的存储器装置，其特征在于：所述第一主动区包含属于第一导电类型之掺杂区；且所述第二主动区包含属于第二导电类型之第一掺杂区及第二掺杂区；其中所述第二导电类型相异于所述第一导电类型。8.如权利要求7所述的存储器装置，其特征在于，所述第一主动区之所述掺杂区用以接收擦除线电压，所述第二主动区之所述第一掺杂区用以接收源线电压，且所述第二主动区之所述第二掺杂区用以接收位线电压。9.一种操作存储器装置之方法，其特征在于，所述存储器装置包括阱、第一多晶硅层及侧壁，形成于所述阱上方、第二多晶硅层，形成于所述阱上方、介电层，形成且完全覆盖于所述第一多晶硅层及所述侧壁上方、对齐层，形成于所述介电层上且实质上于投影方向对齐于所述介电层、第一主动区，形成于所述阱上、及第二主动区，形成于所述阱上及所述第一多晶硅层及所述第二多晶硅层之下方，所述方法包括：当所述存储器装置执行擦除操作时，施加第一电压至所述第一主动区之掺杂区，且施加第二电压至所述第二主动区之第一掺杂区及第二掺杂区；其中所述第一电压高于所述第...
【专利技术属性】
技术研发人员：许家荣，陈纬仁，孙文堂，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：
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