晶圆级ASIC3D集成基板及封装器件制造技术

本实用新型专利技术提供一种晶圆级ASIC 3D集成基板及封装器件。基板包括第一布线层、导电柱、塑封层、第二布线层、桥接芯片及焊球；第一布线层包括第一介质层及第一金属线层，第一金属线层显露于第一介质层的表面，第二布线层包括第二介质层及第二金属线层，第二金属线层显露于第二介质层的表面；导电柱位于第一布线层和第二布线层之间，且两端分别与第一金属线层和第二金属线层电连接，桥接芯片与导电柱电连接；塑封层将导电柱及桥接芯片包覆；焊球位于第二布线层背离导电柱的一侧，且与第二金属线层电连接。采用本实用新型专利技术进行封装，可以真正实现系统级封装，可以消除基板寄生电容，降低器件噪声；同时可以提高电源效率，提高器件响应效率和可靠性。和可靠性。和可靠性。

【技术实现步骤摘要】
晶圆级ASIC 3D集成基板及封装器件


[0001]本技术涉及半导体制造
，特别涉及后段封装领域，具体涉及一种晶圆级ASIC 3D集成基板及封装器件。

技术介绍

[0002]PCB(Printed Circuit Board)板，中文名称为印制电路板，又称印刷线路板，是电子元器件的支撑体和电气连接的载体，是目前常用的封装基板之一。目前批量应用的PCB板多为1
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12层，芯片的I/O接口越多，所需的PCB板层数就越多，价格也就高。传统基板的制程存在一定极限，比如目前PCB基板的最小线宽/线距普遍都是在50μm以上，球栅阵列芯片(BGA IC)载板的最小线宽/ 线距为30/30μm，即便是细间距球栅阵列芯片(FBGA IC)载板的最先进制程也只能将最小线宽/线距做到20um/20um。随着前道芯片功能集成度的不断提升，已有的封装基板技术将无法满足前道需求,所以才需要2.5D&扇出型晶圆级(Fanout wafer level)先进封装技术，但这类技术存在着造价高、制作时间长(相较于传统基板制造成本而言)等缺点，且这类先进封装技术只适用于对完成前段工艺后的晶圆进行封装而无法预先定制，在封装过程中可能造成芯片损伤。

技术实现思路

[0003]鉴于以上所述现有技术的缺点，本技术的目的在于提供一种晶圆级 ASIC 3D集成基板及封装器件，用于解决现有技术中采用诸如PCB基板封装的技术存在制程极限，线宽无法进一步缩小，无法满足电子器件集成度越来越高的要求，而扇出型晶圆级封装等封装技术存在着造价高、制作时间长，且在封装过程中可能造成芯片损伤等问题。
[0004]为实现上述目的及其他相关目的，本技术提供一种晶圆级ASIC 3D集成基板，其制备方法包括步骤：
[0005]提供载体，于所述载体上形成分离层；
[0006]于所述分离层上形成第一布线层，所述第一布线层包括第一介质层及第一金属线层，所述第一金属线层显露于所述第一介质层的表面；
[0007]于所述第一布线层上形成导电柱，所述导电柱与所述第一金属线层电连接；
[0008]将桥接芯片与导电柱电连接；
[0009]形成塑封层，所述塑封层将所述导电柱及桥接芯片包覆，且所述导电柱显露于所述塑封层的表面；
[0010]于所述塑封层上形成第二布线层，所述第二布线层包括第二介质层及第二金属线层，所述第二金属线层显露于所述第二介质层的表面，且第二金属线层与所述导电柱电连接；
[0011]于所述第二布线层上形成焊球，所述焊球与所述第二金属线层电连接；
[0012]自所述分离层处剥离所述载体，以显露出所述第一布线层背离所述导电柱的表面，且第一金属线层显露于第一布线层的表面。
[0013]可选地，所述第一布线层的厚度和第二布线层的厚度为15μm～40μm，所述塑封层的厚度为50μm～100μm。
[0014]可选地，所述制备方法还包括在剥离所述载体前，于所述第一布线层背离所述导电柱的表面形成OSP抗氧化层的步骤，所述OSP抗氧化层覆盖于所述第一金属线层的表面。
[0015]可选地，所述晶圆级ASIC 3D集成基板为多个，所述制备方法还包括在形成OSP抗氧化层后，通过切割成型以将各所述晶圆级ASIC 3D集成基板相互分离的步骤。
[0016]本技术还提供一种晶圆级ASIC 3D集成基板，所述晶圆级ASIC 3D集成基板包括第一布线层、导电柱、桥接芯片、塑封层、第二布线层及焊球；所述第一布线层包括第一介质层及第一金属线层，所述第一金属线层显露于所述第一介质层的表面，所述第二布线层包括第二介质层及第二金属线层，所述第二金属线层显露于所述第二介质层的表面；所述导电柱位于所述第一布线层和第二布线层之间，且两端分别与所述第一金属线层和第二金属线层电连接，所述桥接芯片与所述导电柱电连接；所述塑封层将所述导电柱及桥接芯片包覆；所述焊球位于所述第二布线层背离所述导电柱的一侧，且与所述第二金属线层电连接。
[0017]可选地，所述晶圆级ASIC 3D集成基板还包括OSP抗氧化层，所述OSP抗氧化层位于所述第一布线层背离所述导电柱的表面，且覆盖于所述第一金属线层的表面。
[0018]本技术提供的封装器件包括功能芯片及如上述任一方案中所述的晶圆级ASIC 3D集成基板，所述功能芯片设置于所述晶圆级ASIC 3D集成基板的表面，且与所述晶圆级ASIC 3D集成基板电连接。
[0019]可选地，所述功能芯片包括有源器件，所述封装器件还包括电感和电容，所述有源器件位于所述第一布线层背离所述塑封层的表面，且与所述第一布线层电连接；所述有源器件包括SOC器件、HBM器件、SSI器件和PMU器件中的一种或多种，各有源器件为单个或多个；所述电感和电容位于所述晶圆级ASIC 3D 集成基板的表面，且与所述第二布线层电连接。
[0020]可选地，所述封装器件还包括无源器件，所述无源器件位于所述第二布线层背离所述塑封层的表面，且与所述第二布线层电连接。
[0021]在一可选方案中，所述封装器件还包括保护层及天线，所述保护层覆盖所述有源器件，所述天线位于所述保护层的表面，且与所述导电柱电连接。
[0022]在另一可选方案中，所述封装器件还包括保护层及电磁屏蔽层，所述保护层覆盖所述有源器件，所述电磁屏蔽层自所述保护层的表面延伸到所述第一布线层及塑封层的侧面。
[0023]如上所述，本技术的晶圆级ASIC 3D集成基板及封装器件，具有以下有益效果：本技术的晶圆级ASIC 3D集成基板的最小线宽线距可降至1.5/1.5 um，远小于传统基板的20/20um，由此可以实现高密度高集成度的器件封装；基板厚度能做到<0.2mm(传统细间距球栅阵列10层板厚度为1mm)，有助于器件封装尺寸的进一步缩小；且基板的制程时间短，可实现规模化定制，有助于降低封装成本；不需要带芯片封装，可以降低芯片损伤风险，有助于提高封装良率，且将桥接芯片接入基板内部，可以进一步提高封装器件的集成度。采用本技术的晶圆级ASIC 3D集成基板进行封装，可以同时整合毫米波天线/电容/电感/ 电晶体开关/GPU/PMU/DDR/闪存/滤波器等各种电子芯片和元器件，真正实现系统级
封装。基于本技术的晶圆级ASIC 3D集成基板封装完成的封装器件，不仅成本可以降低，而且可以消除基板寄生电容，降低器件噪声；同时可以提高电源效率，提高器件响应效率和可靠性；对器件的设计裕度的要求低，使得本技术的封装器件的适用范围更加广泛。
附图说明
[0024]图1
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11显示为本技术提供的晶圆级ASIC 3D集成基板在制备过程中于各步骤中所呈现出的截面结构示意图。
[0025]图12
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16显示为本技术提供的封装器件于不同示例中的截面结构示意图。
[0026]图17显示为本技术提供的封装器件的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶圆级ASIC 3D集成基板，其特征在于，所述晶圆级ASIC 3D集成基板包括第一布线层、导电柱、桥接芯片、塑封层、第二布线层及焊球；所述第一布线层包括第一介质层及第一金属线层，所述第一金属线层显露于所述第一介质层的表面，所述第二布线层包括第二介质层及第二金属线层，所述第二金属线层显露于所述第二介质层的表面；所述导电柱位于所述第一布线层和第二布线层之间，且两端分别与所述第一金属线层和第二金属线层电连接，所述桥接芯片与所述导电柱电连接；所述塑封层将所述导电柱及桥接芯片包覆；所述焊球位于所述第二布线层背离所述导电柱的一侧，且与所述第二金属线层电连接。2.根据权利要求1所述的晶圆级ASIC 3D集成基板，其特征在于，所述第一布线层的厚度和第二布线层的厚度为15μm～40μm。3.根据权利要求1所述的晶圆级ASIC 3D集成基板，其特征在于，所述塑封层的厚度为50μm～100μm。4.根据权利要求1所述的晶圆级ASIC 3D集成基板，其特征在于，所述导电柱包括铜柱。5.根据权利要求1所述的晶圆级ASIC 3D集成基板，其特征在于，所述晶圆级ASIC 3D集成基板还包括OSP抗氧化层，所述OSP抗氧化层位于所述第一布线层背离所述导电柱的表面，且覆盖于所述第一金属线层的表面...

【专利技术属性】
技术研发人员：陈彦亨，林正忠，林章申，陈明志，
申请(专利权)人：盛合晶微半导体江阴有限公司，
类型：新型
国别省市：