功率器件及制备方法技术

本发明专利技术公开了一种功率器件及制备方法，功率器件包括：衬底；外延叠层结构，所述外延叠层结构包括依次叠置的第一外延层、第二外延层及第三外延层；所述第一外延层位于所述衬底的表面；沟槽晶体管，所述沟槽晶体管包括栅极沟槽及栅极结构，所述栅极沟槽位于所述外延叠层结构内；栅极结构，位于所述栅极沟槽内；其中，所述栅极沟槽的深度与所述第三外延层的厚度一致。第三外延层的电阻率变化不会影响耗尽层物理状态，即，反压保持不变，本申请提出的功率器件中保障反压不变的前提下，调低第三外延层的电阻率，从而降低导通电阻，提升能量雪崩应力EAS、电流下降速率Di/Dt的动态电流冲击能力，增加器件的电路应用可靠性。增加器件的电路应用可靠性。增加器件的电路应用可靠性。

【技术实现步骤摘要】
功率器件及制备方法


[0001]本专利技术涉及半导体结构制造领域，尤其涉及一种功率器件及制备方法。

技术介绍

[0002]常规沟槽型MOS外延片是依据器件的参数要求，在此材料规格基础上通过合理的器件设计上来实现相应的参数技术指标，主要静态参数是反压BVdss、导通电阻Rdon等，动态参数是能量雪崩应力EAS、电流下降速率Di/Dt等与材料有强相关性，静态参数数值和动态参数数值均依赖于外延片的规格参数。
[0003]现如今，普通低压沟槽型MOS外延片外延层只有一层，且具有一定厚度和电阻率的低掺杂外延区，能够实现常规的参数功能，而不能较好的优化器件的动静态参数效果，该简单结构的外延片上制备出的沟槽型MOS器件已逐步不能满足电路终端客户的特殊可靠性使用要求。

技术实现思路

[0004]基于此，有必要针对上述
技术介绍
中的问题，提供一种功率器件及制备方法，形成三层叠置的外延叠层结构，分别调节三层外延层的电阻率和厚度，保证在功率器件反压不变的条件下，降低静态导通电阻，提升EAS和Di/Dt的动态电流冲击能力，增加器件的电路应用可靠性本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率器件，其特征在于，包括：衬底；外延叠层结构，所述外延叠层结构包括依次叠置的第一外延层、第二外延层及第三外延层；所述第一外延层位于所述衬底的表面；沟槽晶体管，所述沟槽晶体管包括栅极沟槽及栅极结构，所述栅极沟槽位于所述外延叠层结构内；栅极结构，位于所述栅极沟槽内；其中，所述栅极沟槽的深度与所述第三外延层的厚度一致。2.根据权利要求1所述的功率器件，其特征在于，所述第二外延层的厚度大于所述第一外延层的厚度，所述第一外延层的厚度为1um～2um。3.根据权利要求1所述的功率器件，其特征在于，所述第一外延层的电阻率及所述第三外延层的电阻率均小于所述第二外延层的电阻率。4.根据权利要求3所述的功率器件，其特征在于，所述第一外延层的电阻率为所述第二外延层的电阻率的65％
‑
85％，所述第三外延层的电阻率为所述第二外延层的电阻率的65％
‑
85％。5.根据权利要求1
‑
4任一项所述的功率器件，其特征在于，所述沟槽晶体管还包括：体区，位于所述外延叠层结构内，且位于所述栅极结构一侧；源极，位于所述外延叠层结构上，并与所述体区相接触；漏极，位于所述衬底远离所述外延叠层结构的表面。6.根据权利要求5所述的功率器件，其特征在于，所述体区位于所述第三外延层内。7.根据权利要求5所述的功率器件，其特征在于，所述沟槽晶体...

【专利技术属性】
技术研发人员：张曌，李杰，魏国栋，刘玮，师云鹏，李佳玲，
申请(专利权)人：深圳深爱半导体股份有限公司，
类型：发明
国别省市：