大板级扇出基板预埋芯片的低厚度封装结构制造技术

本实用新型专利技术公开一种大板级扇出基板预埋芯片的低厚度封装结构，包括沿其厚度方向设有第一孔位和第二孔位的塑封层；封装于塑封层内的ASIC芯片和电容，ASIC芯片的I/O接口和电容的一侧均外露于塑封层的第一面；填充于第一孔位内的第一导电柱和填充于第二孔位内的第二导电柱，第二导电柱与电容连接；电连接结构，位于塑封层的第一面并与第一导电柱的一端、ASIC芯片的I/O接口以及电容连接；封装于电连接结构内的电阻；与电连接结构连接的传感器芯片。本实用新型专利技术将ASIC芯片通过扇出技术封装成基板，减小封装结构的厚度，防止芯片泄露，同时将电容、电阻埋入基板内，进一步减小封装结构厚度，提高整个封装结构的紧凑性。提高整个封装结构的紧凑性。提高整个封装结构的紧凑性。

【技术实现步骤摘要】
大板级扇出基板预埋芯片的低厚度封装结构


[0001]本技术涉及封装
，具体涉及大板级扇出基板预埋芯片的低厚度封装结构。

技术介绍

[0002]微机电技术(Micro
‑
Electro
‑
Mechanical Systems,简称MEMS)，是将微电子技术与机械工程融合到一起的一种工艺技术，它的操作范围在微米范围内。专用集成电路(Application Specific Integrated Circuit,简称ASIC)，在集成电路界被认为是一种专门目的而设计的集成电路。
[0003]传感器芯片与ASIC芯片的封装结构开辟了一个全新的
与产业，基于封装结构制作的微传感器等在人们所能接触到的所有领域中都有着十分广阔的应用前景。
[0004]现有技术中，一般的传感器模块中的传感器芯片与ASIC芯片的封装结构是直接将二者相对通过胶层贴合固定或焊接固定在PCB板上，如此，传感器模块在使用过程中，容易出现芯片密封泄露的情况，并且这种封装方式将导致PCB的整体封装结构厚度变厚，对于一些封装结构厚度要求高的应用场景，现有技术明显无法满足需求。

技术实现思路

[0005]本技术的目的在于提供一种大板级扇出基板预埋芯片的低厚度封装结构，降低封装结构的厚度，防止芯片发生泄露，提高整个封装结构的紧凑性。
[0006]为达此目的，本技术采用以下技术方案：
[0007]提供一种大板级扇出基板预埋芯片的低厚度封装结构，包括：
[0008]塑封层，所述塑封层沿其厚度方向具有背向设置的第一面和第二面，且所述塑封层沿其厚度方向间隔开设有第一孔位和第二孔位；
[0009]间隔封装于所述塑封层内的ASIC芯片和电容，位于所述ASIC芯片一侧的I/O接口和所述电容的一侧均外露于所述塑封层的第一面，且所述第二孔位位于所述电容的下方使所述电容的另一侧外露于所述塑封层的第二面；
[0010]填充于所述第一孔位内的第一导电柱和填充于所述第二孔位内的第二导电柱，所述第二导电柱的一端与所述电容电性连接；
[0011]电连接结构，位于所述塑封层的第一面并与所述第一导电柱的一端、所述ASIC芯片的I/O接口以及所述电容电性连接；
[0012]封装于所述电连接结构内的电阻，所述电阻通过所述电连接结构分别与所述ASIC芯片、所述电容以及所述第一导电柱电性连接；
[0013]传感器芯片，所述传感器芯片与所述电连接结构电性连接。
[0014]作为大板级扇出基板预埋芯片的低厚度封装结构的一种优选方案，所述电连接结构包括：
[0015]位于所述塑封层的第一面的第一介电层，所述第一介电层开设有供所述ASIC芯片
的I/O接口、所述电容以及所述第一导电柱外露的第三孔位，且所述电阻位于所述第一介电层上；
[0016]位于所述第一介电层上并通过所述第三孔位内的第三导电柱与所述ASIC芯片的I/O接口、所述电容以及所述第一导电柱连接的第一重布线层，所述第一重布线层与所述电阻电性连接；
[0017]位于所述第一重布线层和外露于所述第一重布线层的第一介电层上的第二介电层，所述第二介电层开设有供所述第一重布线层外露的第四孔位；
[0018]位于所述第二介电层上并通过第四孔位内的第四导电柱与所述第一重布线层连接的第二重布线层。
[0019]作为大板级扇出基板预埋芯片的低厚度封装结构的一种优选方案，所述ASIC芯片通过所述第三导电柱和所述第一重布线层分别与所述第一导电柱和所述电阻的一端连接，所述电阻的另一端通过所述第一重布线层和所述第三导电柱与所述电容的一侧连接，所述电容的另一侧与所述第二导电柱连接，所述传感器芯片通过所述第二重布线层、所述第四导电柱、所述第一重布线层以及第三导电柱与所述ASIC芯片连接。
[0020]作为大板级扇出基板预埋芯片的低厚度封装结构的一种优选方案，所述塑封层、所述第一介电层和所述第二介电层延其厚度方向开设有声孔，所述传感器芯片位于所述声孔上。
[0021]作为大板级扇出基板预埋芯片的低厚度封装结构的一种优选方案，还包括第三重布线层，所述第三重布线层位于所述塑封层的第二面并分别与所述第一导电柱和所述第二导电柱连接。
[0022]作为大板级扇出基板预埋芯片的低厚度封装结构的一种优选方案，还包括金属框架，所述金属框架位于所述第二介电层上，且所述传感器芯片和第二重布线层均位于所述金属框架内。
[0023]作为大板级扇出基板预埋芯片的低厚度封装结构的一种优选方案，所述传感器芯片包括裸芯片、位于所述裸芯片内的I/O接口和凸设于所述裸芯片外并与所述I/O接口电性连接的连接柱，所述连接柱远离所述裸芯片的一端与所述第二重布线层电性连接。
[0024]作为大板级扇出基板预埋芯片的低厚度封装结构的一种优选方案，所述第一孔位、所述第二孔位、所述第三孔位和所述第四孔位均由上下两个小孔端相邻的锥形孔连通而成。
[0025]作为大板级扇出基板预埋芯片的低厚度封装结构的一种优选方案，所述传感器芯片的I/O接口朝下设置并通过焊接与所述第二重布线层连接。
[0026]作为大板级扇出基板预埋芯片的低厚度封装结构的一种优选方案，所述传感器芯片粘贴于所述第二介电层上，且所述传感器芯片的I/O接口朝上设置并通过导线与所述第二重布线层连接。
[0027]本技术的有益效果：本技术将ASIC芯片通过扇出技术封装成基板，基板可代替有机PCB板，实现承载传感器芯片、电连接以及传递声音的功能；相对于现有技术将ASIC芯片和IPD芯片通过胶层贴合固定在PCB板的方式，本技术直接将ASIC芯片封装在基板内，封装结构厚度更小，并且不会发生芯片泄露的情况，同时，本技术将电容、电阻埋入基板内构成滤波电路，相对于IPD芯片，埋容埋阻的封装结构厚度可以进一步减小，并
且埋容埋阻的安装位置更为灵活，可以有效提高整个封装结构的紧凑性。
附图说明
[0028]为了更清楚地说明本技术实施例的技术方案，下面将对本技术实施例中所需要使用的附图作简单地介绍。显而易见地，下面所描述的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0029]图1是本技术实施例一所述的塑封层包覆ASIC芯片和电容的剖视示意图。
[0030]图2是本技术实施例一所述的塑封层和第一介电层开孔后的剖视示意图。
[0031]图3是本技术实施例一所述的第一重布线层制作后的剖视示意图。
[0032]图4是本技术实施例一所述的第二介电层制作后的剖视示意图。
[0033]图5是本技术实施例一所述的第二重布线层制作后的剖视示意图。
[0034]图6是本技术实施例一所述的大板级扇出基板预埋芯片的低厚度封装结构的剖视示意图。
[0035]图7是本技术本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种大板级扇出基板预埋芯片的低厚度封装结构，其特征在于，包括：塑封层，所述塑封层沿其厚度方向具有背向设置的第一面和第二面，且所述塑封层沿其厚度方向间隔开设有第一孔位和第二孔位；间隔封装于所述塑封层内的ASIC芯片和电容，位于所述ASIC芯片一侧的I/O接口和所述电容的一侧均外露于所述塑封层的第一面，且所述第二孔位位于所述电容的下方使所述电容的另一侧外露于所述塑封层的第二面；填充于所述第一孔位内的第一导电柱和填充于所述第二孔位内的第二导电柱，所述第二导电柱的一端与所述电容电性连接；电连接结构，位于所述塑封层的第一面并与所述第一导电柱的一端、所述ASIC芯片的I/O接口以及所述电容电性连接；封装于所述电连接结构内的电阻，所述电阻通过所述电连接结构分别与所述ASIC芯片、所述电容以及所述第一导电柱电性连接；传感器芯片，所述传感器芯片与所述电连接结构电性连接。2.根据权利要求1所述的大板级扇出基板预埋芯片的低厚度封装结构，其特征在于，所述电连接结构包括：位于所述塑封层的第一面的第一介电层，所述第一介电层开设有供所述ASIC芯片的I/O接口、所述电容以及所述第一导电柱外露的第三孔位，且所述电阻位于所述第一介电层上；位于所述第一介电层上并通过所述第三孔位内的第三导电柱与所述ASIC芯片的I/O接口、所述电容以及所述第一导电柱连接的第一重布线层，所述第一重布线层与所述电阻电性连接；位于所述第一重布线层和外露于所述第一重布线层的第一介电层上的第二介电层，所述第二介电层开设有供所述第一重布线层外露的第四孔位；位于所述第二介电层上并通过第四孔位内的第四导电柱与所述第一重布线层连接的第二重布线层。3.根据权利要求2所述的大板级扇出基板预埋芯片的低厚度封装结构，其特征在于，所述ASIC芯片通过所述第三导电柱和所述第一重布线层分别与所述第一导电柱和所述电阻的一端连接，所述电阻的另一端通过所述第一重...

【专利技术属性】
技术研发人员：崔成强，成海涛，杨斌，
申请(专利权)人：广东佛智芯微电子技术研究有限公司，
类型：新型
国别省市：