半导体装置制造方法及图纸

实施方式提供一种可抑制嵌埋有垫的绝缘膜内的缺陷的半导体装置。根据一实施方式，半导体装置包含第1芯片、及与所述第1芯片贴合的第2芯片。所述第1芯片包含：衬底；逻辑电路，设置于所述衬底上；及多个第1虚设垫，配置于所述逻辑电路的上方，设置于所述第1芯片与所述第2芯片贴合而成的第1贴合面，且不与所述逻辑电路电连接。所述第2芯片包含：多个第2虚设垫，设置于所述多个第1虚设垫上；及存储单元阵列，设置于所述多个第2虚设垫的上方。所述第1贴合面中的所述第1虚设垫的被覆率在所述第1芯片的与第1端边分离的第1区域和配置于所述第1端边与所述第1区域之间的第2区域中不同。与所述第1区域之间的第2区域中不同。与所述第1区域之间的第2区域中不同。

【技术实现步骤摘要】
半导体装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2020
‑
30950号(申请日：2020年2月26日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。


[0003]本技术的实施方式涉及一种半导体装置。

技术介绍

[0004]当贴合多个晶圆的金属垫(metal pad)来制造半导体装置时，在嵌埋有金属垫的层间绝缘膜内可能产生空隙(void)等缺陷。

技术实现思路

[0005]实施方式提供一种可抑制嵌埋有垫的绝缘膜内的缺陷的半导体装置。
[0006]根据一实施方式，半导体装置包含第1芯片、及与所述第1芯片贴合的第2芯片。所述第1芯片包含：衬底；逻辑电路，设置于所述衬底上；及多个第1虚设垫，配置于所述逻辑电路的上方，设置于所述第1芯片与所述第2芯片贴合而成的第1贴合面，且不与所述逻辑电路电连接。所述第2芯片包含：多个第2虚设垫，设置于所述多个第1虚设垫上；及存储单元阵列，设置于所述多个第2虚设垫的上方。所述第1贴合面中的所述第1虚设垫的被覆率在所述第1芯片的与第1端边分离的第1区域和配置于所述第1端边与所述第1区域之间的第2区域中不同。
[0007]根据实施方式，能够提供一种可抑制嵌埋有垫的绝缘膜内的缺陷的半导体装置。
附图说明
[0008]图1是表示第1实施方式的半导体装置的结构的剖视图。
[0009]图2是表示第1实施方式的柱状部CL的结构的剖视图。
[0010]图3、图4是表示第1实施方式的半导体装置的制造方法的剖视图。
[0011]图5是示意性地表示第1实施方式的电路晶圆W2的结构的俯视图。
[0012]图6(a)、(b)是用于说明第1实施方式的电路晶圆W2的问题的剖视图。
[0013]图7是表示第1实施方式的电路晶圆W2的结构的俯视图。
[0014]图8是表示第1实施方式的有源区域R1a与虚设区域R1b的结构的俯视图。
[0015]图9是表示第1实施方式的虚设区域R1c的结构的俯视图。
[0016]图10是表示第1实施方式的虚设区域R1d的结构的俯视图。
[0017]图11是表示第1实施方式的虚设区域R1b与虚设区域R1c的边界附近的结构的俯视图。
[0018]图12是表示第1实施方式的虚设区域R1c与虚设区域R1d的边界附近的结构的俯视图。
[0019]图13是表示第1实施方式的虚设区域R1d与切割区域R2的边界附近的结构的俯视图。
[0020]图14(a)、(b)是用于说明第1实施方式的电路晶圆W2的作用的剖视图。
具体实施方式
[0021]以下，参照附图说明本技术的实施方式。图1至图14中，对相同构成附上相同符号，并省略重复的说明。
[0022](第1实施方式)
[0023]图1是表示第1实施方式的半导体装置的结构的剖视图。图1的半导体装置是贴合有阵列芯片1与电路芯片2的三维存储器。电路芯片2是第1芯片的示例，阵列芯片1是第2芯片的示例。
[0024]阵列芯片1包含含有多个存储单元的存储单元阵列11、存储单元阵列11上的绝缘膜12、及存储单元阵列11下的层间绝缘膜13。绝缘膜12例如是氧化硅膜或氮化硅膜。层间绝缘膜13例如是氧化硅膜或包含氧化硅膜与其它绝缘膜的积层膜。
[0025]电路芯片2设置于阵列芯片1下。符号S表示阵列芯片1与电路芯片2的贴合面。贴合面S是第1贴合面的示例。电路芯片2包含层间绝缘膜14、及层间绝缘膜14下的衬底15。层间绝缘膜14例如是氧化硅膜或包含氧化硅膜与其它绝缘膜的积层膜。衬底15例如是硅衬底等半导体衬底。
[0026]图1示出与衬底15的表面平行且相互垂直的X方向及Y方向、以及与衬底15的表面垂直的Z方向。本说明书中，将+Z方向视作上方向，
‑
Z方向视作下方向。
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Z方向可与重力方向一致也可不一致。
[0027]阵列芯片1包含多条字线WL、源极线SL作为存储单元阵列11内的电极层。图1示出存储单元阵列11的阶梯结构部21。各字线WL经由接触插塞22而与字配线层23电连接。贯通多条字线WL的各柱状部CL经由介层插塞(via plug)24而与位线BL电连接，且与源极线SL电连接。源极线SL包含作为半导体层的第1层SL1及作为金属层的第2层SL2。
[0028]电路芯片2包含多个晶体管31。各晶体管31包含：栅极电极32，隔着栅极绝缘膜设置于衬底15上；以及未图示的源极扩散层及漏极扩散层，设置于衬底15内。而且，电路芯片2包含：多个接触插塞33，设置于这些晶体管31的栅极电极32、源极扩散层或漏极扩散层上；配线层34，设置于这些接触插塞33上且包含多条配线；及配线层35，设置于配线层34上且包含多条配线。
[0029]电路芯片2还包含：配线层36，设置于配线层35上且包含多条配线；多个介层插塞37，设置于配线层36上；及多个金属垫38，设置于这些介层插塞37上。金属垫38例如是Cu(铜)层或Al(铝)层。金属垫38是第1垫(第1有源垫及第1虚设垫)的示例。关于金属垫38的详情将在下文叙述。电路芯片2作为控制阵列芯片1的动作的控制电路(逻辑电路)发挥功能。该控制电路由晶体管31等构成，且与金属垫38电连接。
[0030]阵列芯片1包含设置于金属垫38上的多个金属垫41、及设置于金属垫41上的多个介层插塞42。而且，阵列芯片1包含：配线层43，设置于这些介层插塞42上且包含多条配线；及配线层44，设置于配线层43上且包含多条配线。金属垫41例如是Cu层或Al层。金属垫41是第2垫(第2有源垫及第2虚设垫)的示例。关于金属垫41的详情将在下文叙述。
[0031]阵列芯片1还包含设置于配线层44上的多个介层插塞45、设置于这些介层插塞45上及绝缘膜12上的金属垫46、以及设置于金属垫46上及绝缘膜12上的钝化膜47。金属垫46例如是Cu层或Al层，并作为图1的半导体装置的外部连接垫(接合垫(bonding pad))发挥功能。钝化膜47例如是氧化硅膜等绝缘膜，且具有使金属垫46的上表面露出的开口部P。金属垫46能够经由该开口部P并通过接合线、焊球、金属凸块等连接至安装衬底或其它装置。
[0032]图2是表示第1实施方式的柱状部CL的结构的剖视图。
[0033]如图2所示，存储单元阵列11包含交替地积层于层间绝缘膜13(图1)上的多条字线WL及多个绝缘层51。字线WL例如是W(钨)层。绝缘层51例如是氧化硅膜。
[0034]柱状部CL依次包含阻挡绝缘膜52、电荷蓄积层53、隧道绝缘膜54、信道半导体层55及芯绝缘膜56。电荷蓄积层53例如是氮化硅膜，隔着阻挡绝缘膜52形成于字线WL及绝缘层51的侧面。电荷蓄积层53可以是多晶硅层等半导体层。信道半导体层55例如是多晶硅层，隔着隧道绝缘膜54形成于电荷蓄积层53的侧面。阻挡绝缘膜52本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包含：第1芯片；及第2芯片，与所述第1芯片贴合；所述第1芯片包含：衬底；逻辑电路，设置于所述衬底上；及多个第1虚设垫，配置于所述逻辑电路的上方，设置于所述第1芯片与所述第2芯片贴合而成的第1贴合面，且不与所述逻辑电路电连接；所述第2芯片包含：多个第2虚设垫，设置于所述多个第1虚设垫上；及存储单元阵列，设置于所述多个第2虚设垫的上方；所述第1贴合面中的所述第1虚设垫的被覆率在所述第1芯片与第1端边分离的第1区域和配置于所述第1端边与所述第1区域之间的第2区域中不同。2.根据权利要求1所述的半导体装置，其中所述第1芯片还包含：多个第1有源垫，配置于所述逻辑电路的上方，设置于所述第1贴合面，且与所述逻辑电路电连接；所述第2芯片还包含：多个第2有源垫，设置于所述多个第1有源垫上；所述第1贴合面中的所述第1有源垫的被覆率在第3区域内为所述第1区域内的所述第1虚设垫的所述被覆率以上。3.一种半导体装置，包含：第1晶圆；及第2晶圆，与所述第1晶圆贴合；所述第1晶圆包含：第1衬底；逻辑电路，设置于所述第1衬底上；及多个第1虚设垫，配置于所述逻辑电路的上方，设置于所述第1晶圆与所述第2晶圆贴合而成的第1贴合面，且不与所述逻辑电路电连接；所述第2晶圆包含：多个第2虚设垫，设置于所述多个第1虚设垫上；及存储单元阵列，设置于所述多个第2虚设垫的上方；所述第1贴合面中的所述第1虚设垫的被覆率在所述第1晶圆与切割区域分离的第1区域和配置于所述切割区域与所述第1区域之间的第2区域中不同。4.根据权利要求3所述的半导体装置，其中所述第1晶圆还包含：多个第1有源垫，配置于所述逻辑电路的上方，设置于所述第1贴合面，且与所述逻辑电路电连接；所述第2晶圆还包含：
多个第2有源垫，设置于所述多个第1有源垫上；所述第1贴合面中的所述第1有源垫的被覆率在第3区域内为所述第1区域内的所述第1虚设垫的所述被覆率以上。5.根据权利要求3所述的半导体装置，其中所述切割区域在所述第1贴合面中不包含所述第1...

【专利技术属性】
技术研发人员：荒井伸也，
申请(专利权)人：铠侠股份有限公司，
类型：新型
国别省市：