半导体装置制造方法及图纸

实施方式提供一种可抑制嵌埋有垫的绝缘膜内的缺陷的半导体装置。根据一实施方式，半导体装置包含第1芯片、及与所述第1芯片贴合的第2芯片。所述第1芯片包含：衬底；逻辑电路，设置于所述衬底上；及多个第1虚设垫，配置于所述逻辑电路的上方，设置于所述第1芯片与所述第2芯片贴合而成的第1贴合面，且不与所述逻辑电路电连接。所述第2芯片包含：多个第2虚设垫，设置于所述多个第1虚设垫上；及存储单元阵列，设置于所述多个第2虚设垫的上方。所述第1贴合面中的所述第1虚设垫的被覆率在所述第1芯片的与第1端边分离的第1区域和配置于所述第1端边与所述第1区域之间的第2区域中不同。与所述第1区域之间的第2区域中不同。与所述第1区域之间的第2区域中不同。

【技术实现步骤摘要】
半导体装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2020
‑
30950号(申请日：2020年2月26日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。


[0003]本技术的实施方式涉及一种半导体装置。

技术介绍

[0004]当贴合多个晶圆的金属垫(metal pad)来制造半导体装置时，在嵌埋有金属垫的层间绝缘膜内可能产生空隙(void)等缺陷。

技术实现思路

[0005]实施方式提供一种可抑制嵌埋有垫的绝缘膜内的缺陷的半导体装置。
[0006]根据一实施方式，半导体装置包含第1芯片、及与所述第1芯片贴合的第2芯片。所述第1芯片包含：衬底；逻辑电路，设置于所述衬底上；及多个第1虚设垫，配置于所述逻辑电路的上方，设置于所述第1芯片与所述第2芯片贴合而成的第1贴合面，且不与所述逻辑电路电连接。所述第2芯片包含：多个第2虚设垫，设置于所述多个第1虚设垫上；及存储单元阵列，设置于所述多个第2虚设垫的上方。所述第1贴合面中的所述第1虚设垫的被覆率在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包含：第1芯片；及第2芯片，与所述第1芯片贴合；所述第1芯片包含：衬底；逻辑电路，设置于所述衬底上；及多个第1虚设垫，配置于所述逻辑电路的上方，设置于所述第1芯片与所述第2芯片贴合而成的第1贴合面，且不与所述逻辑电路电连接；所述第2芯片包含：多个第2虚设垫，设置于所述多个第1虚设垫上；及存储单元阵列，设置于所述多个第2虚设垫的上方；所述第1贴合面中的所述第1虚设垫的被覆率在所述第1芯片与第1端边分离的第1区域和配置于所述第1端边与所述第1区域之间的第2区域中不同。2.根据权利要求1所述的半导体装置，其中所述第1芯片还包含：多个第1有源垫，配置于所述逻辑电路的上方，设置于所述第1贴合面，且与所述逻辑电路电连接；所述第2芯片还包含：多个第2有源垫，设置于所述多个第1有源垫上；所述第1贴合面中的所述第1有源垫的被覆率在第3区域内为所述第1区域内的所述第1虚设垫的所述被覆率以上。3.一种半导体装置，包含：第1晶圆；及第2晶圆，与所述第1晶圆贴合；所述第1晶圆包含：第1衬底；逻辑电路，设置于所述第1衬底上；及多个第1虚设垫，配置于所述逻辑电路的上方，设置于所述第1晶圆与所述第2晶圆贴合而成的第1贴合面，且不与所述逻辑电路电连接；所述第2晶圆包含：多个第2虚设垫，设置于所述多个第1虚设垫上；及存储单元阵列，设置于所述多个第2虚设垫的上方；所述第1贴合面中的所述第1虚设垫的被覆率在所述第1晶圆与切割区域分离的第1区域和配置于所述切割区域与所述第1区域之间的第2区域中不同。4.根据权利要求3所述的半导体装置，其中所述第1晶圆还包含：多个第1有源垫，配置于所述逻辑电路的上方，设置于所述第1贴合面，且与所述逻辑电路电连接；所述第2晶圆还包含：
多个第2有源垫，设置于所述多个第1有源垫上；所述第1贴合面中的所述第1有源垫的被覆率在第3区域内为所述第1区域内的所述第1虚设垫的所述被覆率以上。5.根据权利要求3所述的半导体装置，其中所述切割区域在所述第1贴合面中不包含所述第1...

【专利技术属性】
技术研发人员：荒井伸也，
申请(专利权)人：铠侠股份有限公司，
类型：新型
国别省市：