集成电路器件制造技术

提供了一种集成电路器件。该集成电路器件包括：衬底上的位线，该位线包括下导电层和上导电层；位线上的绝缘封盖图案；以及主绝缘间隔物，在位线的侧壁和绝缘封盖图案的侧壁上，该主绝缘间隔物包括向上导电层凸出的延伸部分。分。分。

【技术实现步骤摘要】
集成电路器件
[0001]相关申请的交叉引用
[0002]本申请要求于2020年6月16日在韩国知识产权局递交的韩国专利申请No.10
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2020
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0073249的优先权，其全部公开内容通过引用合并于此。


[0003]与示例实施例一致的方法、装置和系统涉及集成电路器件，并且更具体地涉及包括多条导线的集成电路器件。

技术介绍

[0004]近来，随着集成电路器件的缩小规模的迅速发展，多条导线中的相邻导线的空间减小，并且因此，相应导线与和其相邻的其他导电区域之间的间隔距离逐渐减小。因此，需要开发用于通过抑制多条导线和与其相邻的其他导电区域之间的寄生电容来实现具有安全可靠性的集成电路器件的技术。

技术实现思路

[0005]示例实施例提供了一种即使在根据半导体器件的缩小规模而减小器件区域的面积时也能够抑制导线和与其相邻的另一导线之间的寄生电容的集成电路器件。
[0006]根据示例实施例的一个方面，提供了一种集成电路器件，包括：衬底上的位线，该位线包括下导电层和上导电层；位线上的绝缘封盖图案；以及主绝缘间隔物，在位线的侧壁和绝缘封盖图案的侧壁上，该主绝缘间隔物包括向上导电层凸出的延伸部分。
[0007]根据示例实施例的一个方面，提供了一种集成电路器件，包括：位线，在竖直方向上包括下导电层和在下导电层上的上导电层，该下导电层在衬底上，并且该上导电层在水平方向上的宽度小于下导电层的宽度；绝缘封盖图案，在竖直方向上位于上导电层上，该绝缘封盖图案在水平方向上的宽度大于上导电层的宽度；以及主绝缘间隔物，在位线的侧壁和绝缘封盖图案的侧壁上，该主绝缘间隔物包括向上导电层凸出的延伸部分。
[0008]根据示例实施例的一个方面，提供了一种集成电路器件，包括：衬底，包括彼此分离的多个有源区，该多个有源区包括第一有源区和与第一有源区相邻的第二有源区；位线，与第一有源区相连，并包括在竖直方向上堆叠在衬底上的下导电层和上导电层；位线上的绝缘封盖图案；接触塞，在水平方向上与位线相邻，该接触塞连接到第二有源区；以及间隔物结构，在位线和接触塞之间，其中，该间隔物结构包括主绝缘间隔物，该主绝缘间隔物包括向上导电层凸出的延伸部分。
附图说明
[0009]根据以下参考附图对示例实施例的详细描述，上述和其他目的和特征将变得显而易见，其中：
[0010]图1是根据示例实施例的集成电路器件的存储单元阵列区域的组件的示意性平面
布局；
[0011]图2A是根据示例实施例的集成电路器件的截面图，并且图2B是与图2A的部分(a)中的虚线区域AX相对应的部分的放大截面图；
[0012]图3是根据示例实施例的集成电路器件的截面图；
[0013]图4是根据另一示例实施例的集成电路器件的截面图；
[0014]图5是根据另一示例实施例的集成电路器件的截面图；
[0015]图6是根据另一示例实施例的集成电路器件的截面图；以及
[0016]图7A至图7Q是示出了根据示例实施例的集成电路器件的制造方法的截面图。
具体实施方式
[0017]在下文中，将参照附图来详细描述示例实施例。在附图中，相同的附图标记用于相同的组件，并且将省略其重复描述。
[0018]图1是根据示例实施例的集成电路器件10的存储单元阵列区域的主要组件的示意性平面布局。
[0019]参照图1，集成电路器件10可以包括多个有源区120。多个有源区ACT可以相对于第一水平方向(X方向)和第二水平方向(Y方向)沿对角线方向布置。
[0020]多条字线WL可以跨越多个有源区ACT在第一水平方向(X方向)上彼此平行地延伸。在多条字线WL上，多条位线BL可以在与第一水平方向(X方向)相交的第二水平方向(Y方向)上彼此平行地延伸。多条位线BL可以经由直接接触部DC连接到多个有源区ACT。
[0021]多个掩埋接触部BC可以在多条位线BL中的两条相邻的位线BL之间。在示例实施例中，多个掩埋接触部BC可以分别在第一水平方向(X方向)和第二水平方向(Y方向)上按行布置。可以分别在多个掩埋接触部BC上形成多个导电接地焊盘LP。多个掩埋接触部BC和多个导电接地焊盘LP可以将形成在多条位线BL顶部上的电容器的底部电极连接到有源区ACT。该多个导电接地焊盘LP中的每一个的至少一部分可以与掩埋接触部BC在竖直方向上重叠。
[0022]接下来，将参照图2A至图6描述根据示例实施例的集成电路器件的示例配置。图2A至图6所示的集成电路器件中的每一个可以具有图1所示的集成电路器件10的布局。
[0023]图2A和图2B是根据示例实施例的集成电路器件100的示例配置的截面图。在图2A中，部分(a)是与沿图1的线A
‑
A
′
截取的截面相对应的部分的一些组件的截面图，并且部分(b)是与沿图1的线B
‑
B
′
截取的截面相对应的部分的一些组件的截面图。图2B是在图2A的部分(a)中与虚线区域AX相对应的部分的放大截面图。
[0024]参照图2A和图2B，集成电路器件100可以包括衬底110，其中，由器件隔离层112限定多个有源区ACT。器件隔离层112可以在衬底110中的器件隔离沟槽T1中。
[0025]衬底110可以包括硅，例如，单晶硅、多晶硅或非晶硅。在其他示例实施例中，衬底110可以包括Ge、SiGe、SiC、GaAs、InAs和InP中的至少一种。在示例实施例中，衬底110可以包括导电区，例如，掺杂有杂质的阱或掺杂有杂质的结构。器件隔离层112可以包括氧化物层、氮化物层或其组合。
[0026]在第一水平方向(X方向)上延伸的多个字线沟槽T2可以在衬底110中，并且多个栅极介电层116、多条字线118和掩埋绝缘层120可以在多条字线沟槽T2中。多条字线118可以与图1中所示的多条字线WL相对应。
[0027]栅极介电层116可以包括氧化硅层、氮化硅层、氮氧化硅层、氧化物/氮化物/氧化物(ONO)和具有比氧化硅层更高的介电常数的高k介电层中的至少一种。高k介电层可以包括HfO2、Al2O3、HfAlO3、Ta2O3、TiO2或其组合。多条字线11可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其组合。多个掩埋绝缘层120可以包括氧化硅层、氮化硅层、氮氧化硅层或其组合。
[0028]缓冲层122可以在衬底110上。缓冲层122可以覆盖多个有源区ACT的顶表面、器件隔离层112的顶表面和多个掩埋绝缘层120的顶表面。缓冲层122可以包括依次形成在衬底110上的第一氧化硅层、氮化硅层和第二氧化硅层，但是不限于此。
[0029]在第二水平方向(Y方向)上彼此平行延伸的多条位线BL可以在缓冲层122上。多条位线BL可以在第一水平方向(X方向)上彼此间隔开。直接接触部DC可以在多个有源区ACT中的每一个的一部分上。多条位线BL中的每一个可以经本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路器件，包括：衬底上的位线，所述位线包括下导电层和上导电层；所述位线上的绝缘封盖图案；以及主绝缘间隔物，在所述位线的侧壁和所述绝缘封盖图案的侧壁上，所述主绝缘间隔物包括向所述上导电层凸出的延伸部分。2.根据权利要求1所述的集成电路器件，其中，所述主绝缘间隔物的延伸部分填充与所述上导电层的侧壁和所述绝缘封盖图案的底表面相对应的底切空间。3.根据权利要求1所述的集成电路器件，其中，所述位线的侧壁相对于所述衬底的表面倾斜。4.根据权利要求1所述的集成电路器件，其中，在水平方向上所述上导电层的宽度小于所述绝缘封盖图案和所述下导电层中的每一个的宽度。5.根据权利要求1所述的集成电路器件，还包括在水平方向上与所述位线间隔开并连接到所述衬底的有源区的接触塞，所述主绝缘间隔物介于所述接触塞和所述位线之间，其中，所述主绝缘间隔物包括：面对所述绝缘封盖图案并在所述水平方向上具有第一宽度的第一部分，面对所述上导电层并在所述水平方向上具有第二宽度的第二部分，所述第二宽度大于所述第一宽度，以及面对所述下导电层并在所述水平方向上具有第三宽度的第三部分，所述第三宽度小于所述第二宽度。6.根据权利要求1所述的集成电路器件，其中，所述上导电层包括面对所述主绝缘间隔物的延伸部分的倾斜侧壁，并且其中，所述主绝缘间隔物的面对所述上导电层的部分在水平方向上的宽度从所述上导电层的底表面到所述上导电层的顶表面逐渐增大。7.根据权利要求1所述的集成电路器件，其中，所述上导电层面对所述主绝缘间隔物的延伸部分，并包括向所述延伸部分凹入的非线性侧壁，其中，所述主绝缘间隔物包括：面对所述绝缘封盖图案并在水平方向上具有第一宽度的第一部分，以及面对所述上导电层的非线性侧壁并在所述水平方向上具有第二宽度的第二部分，所述第二宽度大于所述第一宽度。8.根据权利要求1所述的集成电路器件，其中，所述上导电层面对所述主绝缘间隔物的延伸部分，并包括向所述延伸部分凹入的非线性侧壁，以及其中，所述上导电层的底表面的宽度大于所述上导电层的表面的宽度。9.根据权利要求1所述的集成电路器件，还包括在所述位线的侧壁和所述绝缘封盖图案的侧壁上的内绝缘间隔物，所述内绝缘间隔物包括介于所述上导电层和所述延伸部分之间的部分，其中，所述内绝缘间隔物在竖直方向上非线性地延伸。10.根据权利要求1所述的集成电路器件，还包括：介于所述上导电层和所述延伸部分之间的内绝缘间隔物；以及与所述内绝缘间隔物间隔开的外绝缘间隔物，所述主绝缘间隔物介于所述外绝缘间隔
物和所述内绝缘间隔物之间，其中，所述主绝缘间隔物包括空气间隔物，所述空气间隔物的宽度与所述内绝缘间隔物和所述外绝缘间隔物相对应。11.一种集成电路器件，包括：位线，在竖直方向上包括下导电层和在下导电层上的上导电层，所述下导电层在衬底上，并且在水平方向上所述上导电层的宽度小于所述下导电层的宽度；绝缘封盖图案，在所述竖直方向上位于所述上导电层上，在所述...

【专利技术属性】
技术研发人员：安志荣，韩昇煜，金成焕，朴瑞龙，李基硕，崔允荣，韩泰熙，洪智硕，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：