窄台面绝缘栅双极型晶体管器件及形成方法技术

本发明专利技术提供了一种窄台面绝缘栅双极型晶体管器件及形成方法，器件包括：半导体衬底；形成于半导体衬底正面并沿水平方向间隔排列的栅极沟槽结构和发射极沟槽结构；其在排列方向上各自成对设置，且在排列方向上相互交叠；形成于成对的发射极沟槽结构之间的阱区；形成于栅极沟槽结构之间以及发射极沟槽结构之间的发射极注入区；在发射极沟槽结构之间的区域中，发射极注入区位于阱区上方。本发明专利技术在主动台面区不设置P型掺杂区，而在非主动台面区中形成P型掺杂区以及位于P型掺杂区上方的N+型掺杂区，不但通过引入窄台面区增强电子注入，获得了较低的器件导通电阻，也通过减少窄台面区的空穴浓度，增强了器件抗短路能力，消除了CIBL效应。CIBL效应。CIBL效应。

【技术实现步骤摘要】
窄台面绝缘栅双极型晶体管器件及形成方法


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种窄台面绝缘栅双极型晶体管器件及形成方法。

技术介绍

[0002]在绝缘栅双极型晶体管(IGBT)构成的功率器件中，导通电阻(R
on
)以及击穿电压(BV)是衡量功率器件开关性能的重要参数。如何在维持器件具有较高击穿电压的同时，获得较低的导通电阻是业界所关注的研究重点。
[0003]目前，为了有效地降低IGBT的导通电阻，在沟槽栅型IGBT器件中已引入了一种窄台面(narrow mesa)器件结构。在上述窄台面IGBT器件中，沟槽栅之间的台面(mesa)宽度一般约为器件反型层(inversion layer)厚度的两倍，例如20～40nm。通过在窄台面区域增强电子密度和注入效率(injection efficiency)，以降低器件的导通电阻。
[0004]然而，在现有的窄台面IGBT器件中，由于电子和空穴在基区的电导调制作用，导致产生集电极致势垒降低(CIBL,collector induced barrier lowering)效应的问题。CIBL效应将会导致器件饱和电流增大，进而导致IGBT器件抗短路能力弱化，这将严重影响IGBT的器件性能。针对上述缺陷，业界已提出了多种IGBT器件结构的改进方案，以试图抑制窄台面IGBT器件中的CIBL效应，但上述改进方案所提供的IGBT器件结构还都无法彻底消除CIBL效应。这将大幅限制窄台面IGBT器件的应用。
[0005]因此，有必要提出一种新的窄台面绝缘栅双极型晶体管器件及形成方法，解决上述问题。

技术实现思路

[0006]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种窄台面绝缘栅双极型晶体管器件及形成方法，用于解决现有技术中窄台面(narrow mesa)绝缘栅双极型晶体管(IGBT)器件中存在的集电极致势垒降低(CIBL)的问题。
[0007]为实现上述目的及其它相关目的，本专利技术提供了一种窄台面绝缘栅双极型晶体管器件，其特征在于，包括：
[0008]半导体衬底；
[0009]形成于所述半导体衬底正面并沿水平方向间隔排列的栅极沟槽结构和发射极沟槽结构；所述栅极沟槽结构和所述发射极沟槽结构在排列方向上各自成对设置，且成对的所述栅极沟槽结构与成对的所述发射极沟槽结构在排列方向上相互交叠设置；
[0010]形成于成对的所述发射极沟槽结构之间的阱区；
[0011]形成于成对的所述栅极沟槽结构之间以及成对的所述发射极沟槽结构之间的发射极注入区；在成对的所述发射极沟槽结构之间的区域中，所述发射极注入区位于所述阱区上方。
[0012]作为本专利技术的一种可选方案，所述窄台面绝缘栅双极型晶体管器件还包括形成于
相邻的栅极沟槽结构和发射极沟槽结构之间的所述半导体衬底中的虚设掺杂区。
[0013]作为本专利技术的一种可选方案，所述窄台面绝缘栅双极型晶体管器件还包括形成于相邻的栅极沟槽结构和发射极沟槽结构之间的所述半导体衬底上方的隔离层。
[0014]作为本专利技术的一种可选方案，所述窄台面绝缘栅双极型晶体管器件还包括形成于所述半导体衬底上方的发射极金属层，以及形成于所述半导体衬底背面的背面注入层和集电极金属层。
[0015]作为本专利技术的一种可选方案，所述栅极沟槽结构和所述发射极沟槽结构包括多晶硅层和形成于所述多晶硅层和所述半导体衬底之间的栅极氧化层。
[0016]作为本专利技术的一种可选方案，形成所述多晶硅层的材料包括掺杂多晶硅。
[0017]作为本专利技术的一种可选方案，所述栅极沟槽结构和所述发射极沟槽结构包括栅极金属层和形成于所述栅极金属层和所述半导体衬底之间的栅极氧化层。
[0018]作为本专利技术的一种可选方案，所述栅极金属层包括导电金属层和形成于所述导电金属层和所述栅极氧化层之间的功函数金属层。
[0019]作为本专利技术的一种可选方案，成对的所述发射极沟槽结构之间的间距大于成对的所述栅极沟槽结构之间的间距。
[0020]本专利技术还提供了一种窄台面绝缘栅双极型晶体管器件的形成方法，其特征在于，包括如下步骤：
[0021]1)提供半导体衬底；
[0022]2)在所述半导体衬底正面形成沿水平方向间隔排列的栅极沟槽结构和发射极沟槽结构；所述栅极沟槽结构和所述发射极沟槽结构在排列方向上各自成对设置，且成对的所述栅极沟槽结构与成对的所述发射极沟槽结构在排列方向上相互交叠设置；
[0023]3)在成对的所述发射极沟槽结构之间形成阱区；
[0024]4)在成对的所述栅极沟槽结构之间以及成对的所述发射极沟槽结构之间形成发射极注入区；在成对的所述发射极沟槽结构之间的区域中，所述发射极注入区位于所述阱区上方。
[0025]作为本专利技术的一种可选方案，在步骤2)中，还包括在相邻的栅极沟槽结构和发射极沟槽结构之间的所述半导体衬底中形成虚设掺杂区的步骤。
[0026]作为本专利技术的一种可选方案，在步骤2)中，还包括在相邻的栅极沟槽结构和发射极沟槽结构之间的所述半导体衬底上方形成隔离层的步骤。
[0027]作为本专利技术的一种可选方案，在步骤4)后，还包括在所述半导体衬底上方形成发射极金属层，以及在所述半导体衬底背面形成背面注入层和集电极金属层的步骤。
[0028]如上所述，本专利技术提供一种窄台面绝缘栅双极型晶体管器件及形成方法，具有以下有益效果：
[0029]本专利技术引入了一种新的窄台面绝缘栅双极型晶体管器件及形成方法，在主动台面区不设置P型掺杂区，而在非主动台面区中形成P型掺杂区以及位于P型掺杂区上方的N+型掺杂区，不但通过引入窄台面区增强电子注入，获得了较低的器件导通电阻，也通过减少窄台面区的空穴浓度，增强了器件抗短路能力，消除了CIBL效应。
附图说明
[0030]图1显示为本专利技术实施例一中提供的窄台面绝缘栅双极型晶体管器件的截面示意图。
[0031]图2显示为本专利技术实施例一中提供的窄台面绝缘栅双极型晶体管器件的一个单元结构的截面示意图。
[0032]图3显示为本专利技术实施例一中提供的窄台面绝缘栅双极型晶体管器件的一个单元结构的截面示意图。
[0033]图4显示为本专利技术实施例二中在半导体衬底上形成硬掩膜层后的截面示意图。
[0034]图5显示为本专利技术实施例二中沟槽刻蚀后的截面示意图。
[0035]图6显示为本专利技术实施例二中形成栅极沟槽结构和发射极沟槽后的截面示意图。
[0036]图7显示为本专利技术实施例二中通过离子注入形成阱区的截面示意图。
[0037]图8显示为本专利技术实施例二中通过离子注入形成发射极注入区的截面示意图。
[0038]图9显示为本专利技术实施例二中形成发射极金属层、背面注入层和集电极金属层后的截面示意图。
[0039]元件标号说明
[0040]100
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半导体衬底
[0041]1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种窄台面绝缘栅双极型晶体管器件，其特征在于，包括：半导体衬底；形成于所述半导体衬底正面并沿水平方向间隔排列的栅极沟槽结构和发射极沟槽结构；所述栅极沟槽结构和所述发射极沟槽结构在排列方向上各自成对设置，且成对的所述栅极沟槽结构与成对的所述发射极沟槽结构在排列方向上相互交叠设置；形成于成对的所述发射极沟槽结构之间的阱区；形成于成对的所述栅极沟槽结构之间以及成对的所述发射极沟槽结构之间的发射极注入区；在成对的所述发射极沟槽结构之间的区域中，所述发射极注入区位于所述阱区上方。2.根据权利要求1所述的窄台面绝缘栅双极型晶体管器件，其特征在于，还包括形成于相邻的栅极沟槽结构和发射极沟槽结构之间的所述半导体衬底中的虚设掺杂区。3.根据权利要求1所述的窄台面绝缘栅双极型晶体管器件，其特征在于，还包括形成于相邻的栅极沟槽结构和发射极沟槽结构之间的所述半导体衬底上方的隔离层。4.根据权利要求1所述的窄台面绝缘栅双极型晶体管器件，其特征在于，还包括形成于所述半导体衬底上方的发射极金属层，以及形成于所述半导体衬底背面的背面注入层和集电极金属层。5.根据权利要求1所述的窄台面绝缘栅双极型晶体管器件，其特征在于，所述栅极沟槽结构和所述发射极沟槽结构包括多晶硅层和形成于所述多晶硅层和所述半导体衬底之间的栅极氧化层。6.根据权利要求5所述的窄台面绝缘栅双极型晶体管器件，其特征在于，形成所述多晶硅层的材料包括掺杂多晶硅。7.根据权利要求1所述的窄台面绝缘栅双极型晶体管器件，其特征在于，所述栅极沟槽结构和所述发射极沟槽结构包括栅极金属层和形成于所述栅极金属层和所述半导体衬底之间的栅极氧化层。...

【专利技术属性】
技术研发人员：季明华，林庆儒，吴盈璁，刘聪慧，杨龙康，王欢，张汝京，
申请(专利权)人：芯恩青岛集成电路有限公司，
类型：发明
国别省市：