半导体结构及其制作方法、存储器技术

本申请实施例所提供的半导体结构及其制作方法、存储器，半导体结构包括衬底、栅介质层、金属栅极、金属阻挡层、保护层、栅极隔离层，其中，衬底内设置有栅极沟槽；栅介质层位于栅极沟槽的侧壁和底壁上；金属栅极填充于具有栅介质层的栅极沟槽中，且金属栅极的填充厚度小于栅极沟槽的深度；金属阻挡层位于栅介质层与金属栅极之间；保护层覆盖于第一沟槽的侧壁和底壁，该第一沟槽为栅极沟槽在形成栅介质层、金属栅极以及金属阻挡层之后空余的部分；栅极隔离层填充于具有保护层的第一沟槽中。本申请通过上述保护层，可以有效将栅介质层与外界隔离开来，从而有助于提高WL的电性稳定性，进而提升存储器的性能。提升存储器的性能。提升存储器的性能。

【技术实现步骤摘要】
半导体结构及其制作方法、存储器


[0001]本申请实施例涉及半导体
，尤其涉及一种半导体结构及其制作方法、存储器。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)作为一种公知的半导体存储元件，目前已被广泛使用于各种电子设备中。其中，DRAM由许多重复的存储单元(cell)组成，每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，且存储单元会排列成阵列形式，每一个存储单元通过字线(word line，简称WL)与位线(bit line，简称BL)彼此电性连接。
[0003]传统的DRAM，在WL顶层沉积栅极隔离层时，栅极隔离层生成的副产物会与WL的栅介质层直接接触，在高温的作用下该副产物会直接进入栅介质层，造成WL的电性不稳定，从而影响存储器的性能。

技术实现思路

[0004]本申请实施例提供一种半导体结构及其制作方法、存储器，可以有效提高WL的电性稳定性，提升存储器的性能。
[0005]第一方面，本申请提供一种半导体结构，该半导体结构包括：
[0006]衬底，所述衬底内设置有栅极沟槽；
[0007]栅介质层，所述栅介质层位于所述栅极沟槽的侧壁和底壁上；
[0008]金属栅极，所述金属栅极填充于具有所述栅介质层的所述栅极沟槽中，且所述金属栅极的填充厚度小于所述栅极沟槽的深度；
[0009]金属阻挡层，所述金属阻挡层位于所述栅介质层与所述金属栅极之间；
[0010]保护层，所述保护层覆盖于第一沟槽的侧壁和底壁，所述第一沟槽为所述栅极沟槽在形成所述栅介质层、所述金属栅极以及所述金属阻挡层之后空余的部分；
[0011]栅极隔离层，所述栅极隔离层填充于具有所述保护层的所述第一沟槽中。
[0012]在一种可行的实施方式中，所述保护层还位于所述衬底的上表面与所述栅极隔离层之间。
[0013]在一种可行的实施方式中，所述保护层的材料采用氧化物。
[0014]在一种可行的实施方式中，所述氧化物的材料包括二氧化硅和/或氮氧化硅。
[0015]在一种可行的实施方式中，所述保护层的厚度为2nm～5nm。
[0016]在一种可行的实施方式中，所述栅介质层采用高介电常数材料。
[0017]在一种可行的实施方式中，所述金属阻挡层采用的材料包括氮化钛。
[0018]在一种可行的实施方式中，所述栅极隔离层采用的材料包括氮化硅，所述栅极隔离层覆盖所述衬底的上表面。
[0019]第二方面，本申请提供一种半导体结构的制作方法，包括：
[0020]提供衬底，所述衬底内设置有栅极沟槽，所述栅极沟槽中包括栅介质层、金属栅极以及金属阻挡层；其中，所述栅介质层位于所述栅极沟槽的侧壁和底壁上，所述金属栅极填充于具有所述栅介质层的所述栅极沟槽中，且所述金属栅极的填充厚度小于所述栅极沟槽的深度，所述金属阻挡层位于所述栅介质层与所述金属栅极之间；
[0021]形成保护层，所述保护层覆盖于第一沟槽的侧壁和底壁，所述第一沟槽为所述栅极沟槽在形成所述栅介质层、所述金属栅极以及所述金属阻挡层之后空余的部分；
[0022]沉积栅极隔离层，所述栅极隔离层填充于具有所述保护层的所述第一沟槽中。
[0023]在一种可行的实施方式中，所述形成保护层，包括：
[0024]采用旋转涂覆电介质工艺，在所述第一沟槽的侧壁、底壁，以及所述衬底的上表面生成所述保护层。
[0025]在一种可行的实施方式中，所述形成保护层，包括：
[0026]采用原子层沉积工艺，在所述第一沟槽的侧壁、底壁，以及所述衬底的上表面生成所述保护层。
[0027]在一种可行的实施方式中，所述保护层的材料采用氧化物。
[0028]在一种可行的实施方式中，所述氧化物的材料包括二氧化硅和/或氮氧化硅。
[0029]在一种可行的实施方式中，所述保护层的厚度为2nm～5nm。
[0030]在一种可行的实施方式中，所述栅介质层采用高介电常数材料，所述金属阻挡层采用的材料包括氮化钛，所述栅极隔离层采用的材料包括氮化硅。
[0031]第三方面，本申请提供一种存储器，包括如第一方面提供的半导体结构。
[0032]本申请实施例所提供的半导体结构及其制作方法，通过设置上述保护层，可以有效将WL的栅介质层与外界隔离开来，因此，在WL顶层沉积栅极隔离层时，就能够避免栅极隔离层生成的副产物与WL的栅介质层直接接触，从而有助于提高WL的电性稳定性，进而提升存储器的性能。
附图说明
[0033]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对本申请实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
[0034]图1为本申请实施例中提供的一种半导体结构的剖面结构示意图一；
[0035]图2为本申请实施例中提供的一种半导体结构的剖面结构示意图二；
[0036]图3为本申请实施例中提供的一种半导体结构的剖面结构示意图三；
[0037]图4为本申请实施例中提供的一种半导体结构的剖面结构示意图四；
[0038]图5为本申请实施例中提供的一种半导体结构的剖面结构示意图五；
[0039]图6为本申请实施例中提供的一种半导体结构的剖面结构示意图六；
[0040]图7为本申请实施例中提供的一种半导体结构的剖面结构示意图七。
[0041]元件标号说明：
[0042]10
ꢀꢀ
衬底
[0043]20
ꢀꢀ
栅介质层
[0044]30
ꢀꢀ
金属阻挡层
[0045]40
ꢀꢀ
金属栅极
[0046]50
ꢀꢀ
绝缘层
[0047]60
ꢀꢀ
金属层
[0048]61
ꢀꢀ
SiN
[0049]70
ꢀꢀ
栅极隔离层
[0050]80
ꢀꢀ
第一沟槽
[0051]90
ꢀꢀ
保护层
具体实施方式
[0052]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，虽然本申请中公开内容按照示范性一个或几个实例来介绍，但应理解，可以就这些公开内容的各个方面也可以单独构成一个完整实施方式。
[0053]需要说明的是，本申请中对于术语的简要说明，仅是为了本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，所述半导体结构包括：衬底，所述衬底内设置有栅极沟槽；栅介质层，所述栅介质层位于所述栅极沟槽的侧壁和底壁上；金属栅极，所述金属栅极填充于具有所述栅介质层的所述栅极沟槽中，且所述金属栅极的填充厚度小于所述栅极沟槽的深度；金属阻挡层，所述金属阻挡层位于所述栅介质层与所述金属栅极之间；保护层，所述保护层覆盖于第一沟槽的侧壁和底壁，所述第一沟槽为所述栅极沟槽在形成所述栅介质层、所述金属栅极以及所述金属阻挡层之后空余的部分；栅极隔离层，所述栅极隔离层填充于具有所述保护层的所述第一沟槽中。2.根据权利要求1所述的半导体结构，其特征在于，所述保护层还位于所述衬底的上表面与所述栅极隔离层之间。3.根据权利要求1所述的半导体结构，其特征在于，所述保护层的材料采用氧化物。4.根据权利要求3所述的半导体结构，其特征在于，所述氧化物的材料包括二氧化硅和/或氮氧化硅。5.根据权利要求1所述的半导体结构，其特征在于，所述保护层的厚度为2nm～5nm。6.根据权利要求1所述的半导体结构，其特征在于，所述栅介质层采用高介电常数材料。7.根据权利要求1所述的半导体结构，其特征在于，所述金属阻挡层采用的材料包括氮化钛。8.根据权利要求1所述的半导体结构，其特征在于，所述栅极隔离层采用的材料包括氮化硅，所述栅极隔离层覆盖所述衬底的上表面。9.一种半导体结构的制作方法，其特征在于，包括：提供衬底，所述衬底内设置有栅极沟槽，所述栅极沟槽中...

【专利技术属性】
技术研发人员：杨健，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：