包括堆叠在具有可编程集成电路的管芯上的存储器管芯的多芯片结构制造技术

本文中描述的一些示例提供了一种多芯片结构，该结构包括堆叠在具有可编程集成电路(IC)的管芯上的一个或多个存储器管芯。在一个示例中，多芯片结构包括封装衬底、第一管芯和第二管芯。第一管芯包括可编程IC，并且可编程IC包括存储器控制器。第一管芯在封装衬底上并且附接到封装衬底。第二管芯包括存储器。第二管芯堆叠在第一管芯上。存储器通信耦合到存储器控制器。器控制器。器控制器。

【技术实现步骤摘要】
【国外来华专利技术】包括堆叠在具有可编程集成电路的管芯上的存储器管芯的多芯片结构


[0001]本公开涉及一种多芯片结构和形成这种结构的方法，并且具体地涉及一种包括堆叠在具有可编程集成电路的管芯上的一个或多个存储器管芯的多芯片结构以及形成这种结构的方法。

技术介绍

[0002]可编程集成电路(IC)是指一种类型的包括可编程电路系统的IC。可编程IC的一个示例是现场可编程门阵列(FPGA)。FPGA的特征在于包括可编程电路块。通过将配置数据(有时称为配置位流)加载到器件中，可以在可编程IC的可编程电路系统中物理实现电路设计。配置数据可以加载到器件的内部配置存储器单元中。个体配置存储器单元的集体状态决定可编程IC的功能。例如，由各种可编程电路块执行的特定操作和可编程IC的可编程电路块之间的连接性由一旦加载有配置数据的配置存储器单元的集体状态来定义。

技术实现思路

[0003]本文中描述的一些示例提供了一种多芯片结构，该结构包括堆叠在具有可编程集成电路(IC)的管芯上的一个或多个存储器管芯。本文中描述的一些示例可以避免使用中介层和/或物理层(PHY)接口，这可以降低处理成本、功耗和/或管芯面积使用。
[0004]一个示例是一种多芯片结构。多芯片结构包括封装衬底、第一管芯和第二管芯。第一管芯包括可编程集成电路，并且可编程集成电路包括存储器控制器。第一管芯在封装衬底上并且附接到封装衬底。第二管芯包括存储器。第二管芯堆叠在第一管芯上。存储器通信耦合到存储器控制器。
[0005]另一示例是一种形成多芯片结构的方法。第一管芯堆叠在第二管芯上。第一管芯包括存储器。第二管芯包括可编程集成电路，并且可编程集成电路包括存储器控制器。存储器控制器通过堆叠在第二管芯上的第一管芯通信耦合到存储器。第一管芯附接到封装衬底。
[0006]另一示例是一种多芯片结构。多芯片结构包括封装衬底、第一管芯和第二管芯。第一管芯包括现场可编程门阵列(FPGA)和存储器控制器。第一管芯在封装衬底上并且附接到封装衬底。第二管芯包括存储器。第二管芯堆叠在第一管芯的与封装衬底相对的一侧。存储器通信耦合到存储器控制器。
[0007]这些和其他方面可以参考以下详细描述来理解。
附图说明
[0008]为了能够详细理解上述特征，可以通过参考示例实现来进行上面简要概括的内容的更具体描述，其中一些示例实现在附图中示出。然而，应当注意，附图仅示出了典型的示例实现并且因此不应当被认为是对其范围的限制。
[0009]图1是描绘根据一些示例的连接到外部存储器的可编程集成电路(IC)的框图。
[0010]图2描绘了根据一些示例的可编程IC的现场可编程门阵列(FPGA)。
[0011]图3、4和5是根据一些示例的相应多芯片结构的电路示意图。
[0012]图6、7和8是根据一些示例的印刷电路板(PCB)上的多芯片结构的配置。
[0013]图9是根据一些示例的用于形成多芯片结构的方法的流程图。
[0014]为了便于理解，在可能的情况下使用相同的附图标记来表示附图中共有的相同元素。可以预期，一个示例的元素可以有利地合并到其他示例中。
具体实施方式
[0015]本文中描述的一些示例提供了一种多芯片结构，该多芯片结构包括堆叠在具有可编程集成电路(IC)的管芯上的一个或多个存储器管芯。在一些示例中，存储器管芯可以实现用于高带宽存储器(HBM)的存储器。在一些示例中，可编程IC包括可编程逻辑区域，例如现场可编程门阵列(FPGA)的结构。可编程IC允许用户可配置前端工艺从任何存储器管芯的存储器中读取或写入其中的数据。
[0016]本文中描述的一些示例可以避免使用中介层。通过将存储器管芯堆叠在包括可编程IC的基础管芯上，不会实现中介层(基础管芯和存储器管芯堆叠否则将个体地附接到该中介层)。通过取消中介层，还避免了与在多芯片堆叠中处理和包括中介层相关联的费用。此外，在没有中介层的情况下，用于形成多芯片堆叠的处理可以更少，除了降低成本，这还可以减少处理周期时间。取消中介层并且将存储器管芯堆叠在基础管芯上还可以使封装具有更小的占用空间和更小的垂直轮廓。
[0017]本文中描述的一些示例可以避免在多芯片结构中使用物理层(PHY)接口，例如HBM接口。物理层接口会消耗功率和芯片面积。通过避免使用物理层接口，例如HBM接口，可以避免两个管芯上(例如，HBM物理层连接的任一侧有一个)的物理层接口，这可以降低功率并且减少两个管芯的面积使用。此外，减少管芯的面积使用可以降低与用于形成管芯的处理相关联的成本。
[0018]一些示例可以获取附加好处。例如，由多芯片结构形成的复合器件可以更容易测试并且更容易放置在多芯片模块中，该多芯片模块例如具有其他封装和/或管芯。此外，如本文所述的具有可编程IC的多芯片结构可以允许定制与一个或多个存储器管芯相邻(例如，与一个或多个HBM管芯相邻)的逻辑和功能。这种多芯片结构可以允许用户在单个封装中创建具有例如高存储器带宽和低功耗的可部署定制器件。此外，这样的多芯片结构可以保持可编程逻辑区域和边界电路(例如，输入/输出电路、收发器电路和/或其他电路)的可编程性和灵活性。
[0019]下文将参考附图描述各种特征。应当注意，附图可以按比例绘制，也可以不按比例绘制，并且类似结构或功能的元件在整个附图中由相同的附图标记表示。应当注意，这些图只是为了促进对特征的描述。它们并非旨在作为所要求保护的专利技术的详尽描述或对所要求保护的专利技术范围的限制。此外，所示示例不需要具有所示的所有方面或优点。结合特定示例描述的方面或优点不一定限于该示例并且可以在任何其他示例中实践，即使没有如此说明或没有如此明确描述。此外，本文中描述的方法可以以特定操作顺序来描述，但是根据其他示例的其他方法可以使用更多或更少操作以各种其他顺序(例如，包括各种操作的不同串
106的NPI 122可配置。
[0026]在一些示例中，可编程IC 102包括接口和控制逻辑电路124。在其他示例中，接口和控制逻辑电路124在与可编程IC 102分离的IC上(例如，如虚线所示)。接口和控制逻辑电路124连接到外部存储器126。例如，外部存储器126可以是单个或多个管芯中的存储器。在一些示例中，外部存储器126是随机存取存储器(RAM)，例如可以实现为高带宽存储器(HBM)的动态RAM(DRAM)。
[0027]在一些示例中，接口和控制逻辑电路124直接连接到存储器控制器112，而在其他示例中，接口和控制逻辑电路124经由可编程IC102的IO 116和另一IC的IO 128(例如，如图1中的虚线箭头所示)通信耦合到存储器控制器112。在可编程IC 102包括接口和控制逻辑电路124的一些示例中，存储器控制器112直接连接到接口和控制逻辑电路124(例如，没有介入物理层(PHY)接口)，接口和控制逻辑电路124又连接到外部存储器126。在接口和控制逻辑电路124在与可编程IC 102分离的IC中的一些示例中，存储器控制器112直接连接到接口本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种多芯片结构，包括：封装衬底；第一管芯，包括可编程集成电路，所述可编程集成电路包括存储器控制器，所述第一管芯在所述封装衬底上，并且附接到所述封装衬底；以及第二管芯，包括存储器，所述第二管芯堆叠在所述第一管芯上，所述存储器通信耦合到所述存储器控制器。2.根据权利要求1所述的多芯片结构，其中所述第一管芯包括半导体衬底，衬底通孔TSV穿过所述半导体衬底，所述存储器控制器经由所述TSV通信耦合到所述存储器。3.根据权利要求1所述的多芯片结构，其中所述第二管芯通过外部电连接器附接到所述第一管芯的与所述封装衬底相对的一侧。4.根据权利要求1所述的多芯片结构，其中所述存储器控制器与所述存储器之间没有通信设置和电设置物理层接口。5.根据权利要求1所述的多芯片结构，其中所述第一管芯包括控制逻辑电路，所述控制逻辑电路通信设置在所述存储器控制器与所述存储器之间。6.根据权利要求1所述的多芯片结构，还包括第三管芯，所述第三管芯包括控制逻辑电路，所述第三管芯堆叠在、并且附接到所述第一管芯的与所述封装衬底相对的一侧，所述第二管芯堆叠在、并且附接到所述第三管芯的与所述第一管芯相对的一侧，所述控制逻辑电路通信设置在所述存储器控制器与所述存储器之间。7.根据权利要求6所述的多芯片结构，其中所述第三管芯键合到所述第一管芯。8.根据权利要求6所述的多芯片结构，其中所述第三管芯通过外部电连接器附接到所述第一管芯的与所述封装衬底相对的所述一侧。9.根据权利要求6所述的多芯片结构，其中所述第二管芯通过外部电...

【专利技术属性】
技术研发人员：M，
申请(专利权)人：赛灵思公司，
类型：发明
国别省市：