一种叠层电容器，包括：介电元件、多个内部电极和多个引出电极。该介电元件是由多个叠置的介电层形成的叠层元件，具有至少一个侧表面。各内部电极与各介电层交替叠置，并具有位于所述侧表面附近的第一边缘。每个引出电极都从每个第一边缘延伸到所述侧表面。所述多个引出电极中的每一个沿与所述叠层方向正交的方向在所述侧表面处的宽度为Ｗ，并且沿与叠层方向正的交方向在所述侧表面上与相邻引出电极分开间隔Ｇ。所述宽度Ｗ和间隔Ｇ被设定满足１．２≤Ｗ／Ｇ≤４．０。
【技术实现步骤摘要】
本专利技术涉及一种能减低等效串联电感(ESL)的叠层电容器。
技术介绍
近年来，为减少电能消耗，电源对设在数字电子设备中的中央处理单元(CPU)提供低电压。另一方面，随着当今CPU工作频率的不断增大，必须给CPU提供较大的负载电流。当电流流过CPU中的引线时，会因引线的电感引起电压降。如果负载电流突然变化，就会引起较大的电压降。如果电源给CPU提供较低的电压，就不能忽略这种电压降，因为电压的稍微改变就可能导致CPU的故障。因此，稳定电压的重要性就增大。在CPU中，被称做退耦电容器的叠层电容器与电源相连，用以稳定电源。当负载电流发生快速瞬变时，通过电容器的快速充电和放电，从叠层电容器通加给CPU电流，从而抑制电源电压的变化。然而，所述退耦电容器具有等效串联电感(ESL)。电压变化ΔV被表示为ΔV＝ESL×di/dt(这里的di/dt表示电流变化)。另一方面，随着当今CPU工作频率的继续提高，电流变化di/dt更大，而且发生得更快。因此，由于电流变化di/dt大，退耦电容器自身的ESL极大地影响着电压的变化。由于通过减小这个ESL可使电源中电压的变化受到抑制，所以提出能够减小ESL的各种形式的叠层电容器。一般地说，叠层电容器具有与内部电极呈交替叠置之片状介电层的介电元件结构，所述内部电极的表面面积小于所述介电层的表面面积。引出电极从内部电极引出到介电元件的外表面。当通过引出电极把电流提供给内部电极时，就会因流过内部电极的电流产生ESL。譬如，日本专利申请公开No.2000-208361中揭示的一种普通叠层电容器，通过加大引出电极的宽度，同时减小其间的间隙，使电流流过的路径缩短。缩短电流路径减少了电流所产生的磁通量，从而减小ESL。日本专利申请公开No.2001-185441中揭示的另一种叠层电容器，试图通过优化各引线电极的长度L与宽度W之比而减小ESL。日本专利申请公开No.2001-284171中揭示的又一种叠层电容器，通过设置具有相反极性的相邻引线电极，使各相邻引线电极因流过的电流所致产生的磁通量互相抵销而减小ESL。
技术实现思路
然而，随着近年来数字信号的传送更快，已经突显出各种数字器件可以工作的时钟频率超过1GHz。由于电容器的电感成分阻碍电容器的快速充电和放电，在如此高的时钟频率下工作的数字器件所用的耦合电容必须具有较小的电感成分，以支持快速变化和大电流。当在工作于1GHz或更高频率下的CPU的电源电路中使用退耦电容器时，最好使ESL为100pH或更小。鉴于上述，本专利技术的目的在于提供一种叠层电容器，用以给CPU等提供稳定的电压，同时使ESL被抑制在不超过100pH。为了实现上述目的，本专利技术提供一种叠层电容器，它包括介电元件、多个内部电极和多个引出电极。所述介电元件具有至少一个侧表面，并包括多个叠置的片状介电层，每个介电层限定一个预定的表面面积。所述多个内部电极与各介电层交替叠置。每个内部电极有一导体，它落在预定的表面面积内，并具有位于一个侧表面附近的第一边缘。各介电层和内部电极限定叠层的方向。多个引出电极中的每一个都从每个第一边缘延伸到一个侧表面，而互相不接触。所述多个引出电极沿着与所述叠层方向正交的方向在一个侧表面处的宽度为W，并且沿与叠层方向正交的方向，各相邻引出电极的相对侧之间限定一个间隔为G。所述多个引出电极满足几何关系1.2≤W/G≤4.0。所述叠层电容器最好具有多个外部电极，它们被设置在一个侧表面处，并沿叠层方向延伸。每个外部电极与每个引出电极电接触。每个外部电极的宽度实质上最好等于所述引出电极的宽度。所述介电元件、多个内部电极和多个外部电极最好结合给出实质为矩形的平行六面体形状。这种实质为矩形的平行六面体形状的纵长侧面与一个侧表面一致，第二侧面实质上垂直于所述纵长侧面并垂直于所述叠层方向，还有第三侧面是沿着叠层方向延伸的。所述纵长侧面的长度在1.8mm-2.5mm范围内，第二侧面的长度在1.1mm-1.3mm范围内，而第三侧面的长度在0.5mm-1.3mm范围内。附图说明从以下结合附图详细描述优选实施例，将使本专利技术的上述以及其它目的、特点和优点变得愈为清晰，其中图1是表示本专利技术一种优选实施例叠层电容器的透视图；图2是第一实施例叠层电容器的分解透视图；图3是表示该优选实施例叠层电容器上形成的外部电极的透视图；图4是表示ESL和W/G之间关系的实验数据曲线，其中W是引出电极宽度，G是这些电极分开的间隔；图5(a)是表示在叠层电容器中的比值W/G小于1.2(ESL＞100pH)时电压V与电流A之间关系的曲线；图5(b)是表示在叠层电容器中的比值W/G大于等于1.2(ESL≤100pH)时电压V与电流A之间关系的曲线；图6是表示所述优选实施例之第一改型例的叠层电容器的透视图，其中的叠层数目增多；图7是所述优选实施例之第二改型例的叠层电容器的分解透视图，其中多个引出电极自单独一个内部电极引出。具体实施例方式以下将参照图1和2描述本专利技术一种优选实施例的叠层电容器1。如图1和2所示，所述叠层电容器1包括介电元件2和第一至第八电极10-17。由叠置的片状介电层2A-2I构成所述介电元件2，这些介电层实质为矩形形状。介电元件2具有第一侧表面21和第二侧表面22，它与第一侧表面21相对(图2中只对介电层2A有所表示)。通过叠置用作介电层的陶瓷坯片2A-2I并烧结已叠置的结构而制成介电元件2。为了用经烧结的组件作为电容器，随后在介电元件2的各侧面上形成外部电极10-17(见图3)。由镍或镍合金、铜或铜合金等基本金属或者具有这些金属之一为主要成分的金属合金制成第一至第八电极10-17。将第一至第八电极10-17设置于每个介电层2B-2I的顶部上面，但不在介电层2A上。按照这种方式，使介电层2A-2I与电极10-17彼此交叠叠置。把所述第一至第八电极10-17中的每一个设置成使内部电极10A-17A与引出电极10B-17B一一对应。内部电极10A-17A当中每一个的形状实质上相似，并落在介电层2A-2I的表面范围内，使得沿叠层方向实质上互相重叠。内部电极10A-17A当中的每一个都被设置成使位于第一侧表面21附近的第一边缘10C-17C以及位于第二侧表面22附近的第二边缘10D-17D一一对应。引出电极10B-13B在沿叠层方向不重叠的位置处，从第一边缘10C-13C引至介电元件2的第一侧表面21。引出电极14B-17B在沿叠层方向不重叠的位置处，从第二边缘14D-17D引至介电元件2的第二侧表面22。这些沿叠层方向彼此邻近的引出电极还沿与该叠层方向正交的方向(下称“正交方向”)在第一侧表面21上彼此邻近。所述各引出电极I0B-17B的形状实质上是一致的，并有两个边缘30，沿所述正交方向确定引出电极10B-17B的宽度W。各引出电极10B-13B中间的相邻引出电极间沿正交方向分开间隔G，同时，各引出电极14B-17B中间的相邻引出电极间沿正交方向分开间隔G。这个间隔G指的是相邻引出电极的相对边缘30(图2)之间沿正交方向的间隔。所述宽度W和间隔G被设定成满足1.2≤W/G≤4.0。图3是表示对叠层电容器1上附加多个外部电极形成的叠层电容器100的透视图。如图3所示，在叠层电容器1的引出电极10B本文档来自技高网...
【技术保护点】
一种叠层电容器，它包括：具有至少一个侧表面的介电元件包含多个叠置的片状介电层，每个介电层限定一个预定的表面面积；与各介电层交替叠置的多个内部电极，每个内部电极包含一落在预定的表面面积内的导体，并具有位于一个侧表面附近的第一边 缘，所述各介电层和内部电极限定叠层的方向；多个引出电极，每个引出电极都从各第一边缘延伸到一个侧表面，而互相不接触，并且沿着与所述叠层方向正交的方向在一个侧表面处的宽度为Ｗ；沿与叠层方向正的交方向，各相邻引出电极的相对侧之间限定间隔Ｇ ；所述多个引出电极满足几何关系１．２≤Ｗ／Ｇ≤４．０。
【技术特征摘要】
JP 2004-6-29 2004-1920411.一种叠层电容器，它包括具有至少一个侧表面的介电元件包含多个叠置的片状介电层，每个介电层限定一个预定的表面面积；与各介电层交替叠置的多个内部电极，每个内部电极包含一落在预定的表面面积内的导体，并具有位于一个侧表面附近的第一边缘，所述各介电层和内部电极限定叠层的方向；多个引出电极，每个引出电极都从各第一边缘延伸到一个侧表面，而互相不接触，并且沿着与所述叠层方向正交的方向在一个侧表面处的宽度为W；沿与叠层方向正的交方向，各相邻引出电极的相对侧之间限定间隔G；所述多个引出电极满足几何关系1.2≤W/G≤4...
【专利技术属性】
技术研发人员：富樫正明，福永达也，
申请(专利权)人：TDK股份有限公司，
类型：发明
国别省市：JP[日本]
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