支持信息信号式中断的芯片组以及控制器制造技术

一种信息信号式中断控制器，可应用于一系统，该系统包括一芯片组、一ＰＣＩ总线以及一系统内存，该芯片组耦接至该ＰＣＩ总线以及该系统内存，该芯片组包括一动态随机存取存储器控制器、一主机接口以及一中断控制器，其特征在于：该信息信号式中断控制器包括： 一信息信号式中断侦测器，耦接至该ＰＣＩ总线以及该动态随机存取存储器控制器，用以监视该ＰＣＩ总线上的一内存写入交易，当该内存写入交易的地址位于一保留中断地址范围时，将一系统指定信息经该动态随机存取存储器控制器写入该系统内存，再送出一信息信号式中断确认信号； 一信息信号式中断计算器，耦接至该信息信号式中断侦测器以及该主机接口，用以接收并计数该信息信号式中断确认信号形成一中断计算值，并依据该主机接口将该中断计数值成为一已发送中断计数值，并送出已发送中断计数值； 一信息信号式中断产生器，耦接至该信息信号式中断计算器、以及该中断控制器，用以依据该中断计数值，产生一信息信号式中断请求信号至该中断控制器，使该中断控制器产生一中断请求信号； 其中该保留中断地址范围位于该系统内存的地址范围内。（*该技术在2011年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本技术是有关于一种外设连接(peripheral componentinterconnection，简称PCI)总线的兼容接口装置，特别是有关于一种PCI总线上与中断处理方法相兼容的硬件装置。FRAME信号由起始器所送出，用以指示存取操作的开始与持续期间，FRAME信号送出时，表示通过PCI总线的数据交换开始进行，当FRAME信号维持在低准位则表示数据交换持续进行，此时，首先会在地址周期期间，于地址数据总线的AD信号送出有效地址(validaddress)，同时会在CBE[30]线送出有效的总线命令(满足PCI规格)，用以对目标装置指出起始器所要求的数据交换形态，其中CBE〔30〕线以4位编码成16种不同的总线命令，其在PCI规格中有详细定义。在有效地址后，地址数据总线AD便送出要传送的数据，此时期称为数据周期，同时于CBE〔03〕线送出编码后的总线命令，借此以传送数据。IRDY信号与TRDY信号两者配合使用，用以分别指示起始装置与目标装置已经备妥而可以进行数据传送。例如在读取动作进行时，IRDY信号表示起始器准备好接收数据，而在进行写入操作时，TRDY信号表示目标装置准备好接收数据。至于STOP信号，目标装置用其来要求起始器停止目前的数据交换。当FRAME信号停止送出，就表示交易状态为最后一笔数据传送，或是已经完成数据传送。除了上述数据交换时作为控制的接口控制信号外，PCI总线还定义了四个中断信号INTA、INTB、INTC、以及INTD，当任意一个PCI总线上的外设需要驱动程序处理时，可通过这些中断信号来引起注意。但是，PCI总线上的外设当然不只一个，这时候中断信号就是有限的资源，于是共享中断信号变成无可避免，因为当中断发生时，中断服务程序必须检查外设的状态，以判别是哪一个外设发起中断，作为进一步将控制权交给正确的外设驱动程序之依据，因而也造成软件上的负担。附图说明图1显示公知的一种应用在个人计算机主板上，PCI总线兼容系统的构架示意图，请参照图1。一般公知的个人计算机主板1包括有控制芯片组100、动态随机存取存储器110、中央处理器120、PCI总线I 130、外设150等，其中控制芯片组100包括南桥(South Bridge)芯片102以及北桥(North Bridge)芯片104。许多公知的高级主板还包括有PCI-PCI桥接器140、PCI总线II 160以及位于第二阶层的外设170等。当任意一个外设150需要其中断服务程序处理时，会在PCI总线I130上，开始内存写入交易，希望将待处理数据通过控制芯片组100，写入动态随机存取存储器110，同时外设150并发出PCI总线上的四个中断信号之一，以引起系统的注意。此时，控制芯片组100必须在适当的时机，发出中断信号INTR至中央处理器120，以使中央处理器来处理待处理数据，而中央处理器120也必须在适当的时机来处理待处理数据。众所周知，由于效能上的考虑，PCI总线系统是一个允许多主控器的多任务系统，当控制芯片组100开始了内存写入交易，并不表示数据已经完整写入动态随机存取存储器110，待处理数据可能仍存在控制芯片组100中的缓冲器，尚未真正写入动态随机存取存储器110，而且控制芯片组100的缓冲器中可能存在有由不同外设所发出的复数笔数据。如果，中央处理器120在待处理数据尚未真正写入动态随机存取存储器110前，就开始了待处理数据的处理，显然地，将造成处理数据的错误，这是绝对不能发生的情形。公知的一种解决上述问题的方法是在控制芯片组100中，控制产生中断信号INTR至中央处理器120的时机，主要的做法是当待处理数据尚未完全写出时，不允许中断信号INTR的产生，由于写入缓冲器中可能存在有属于不同外设的复数笔数据，而控制芯片组100无法判断哪一笔数据是待处理数据，只好当写入缓冲器内所有的数据尚未完全写出时，就不允许中断信号INTR的产生。因此，这样的做法将造成延迟产生中断信号INTR，而影响了性能。众所周知，当缓冲器的深度愈深时，可能造成的写入缓冲器延迟(write-buffer latency)的时间愈长，尤其现在的控制芯片组100中，南桥芯片102负责控制PCI总线130，北桥芯片104负责控制动态随机存取存储器110，这种写入缓冲器延迟将更加严重，更何况是当外设170需要中断处理时，通过多阶层式的PCI总线兼容构架，写入缓冲器延迟更加难以预估。公知的另一种做法是控制中央处理器120处理待处理数据的时机。由于作中断处理时，中央处理器120一般必须检查外设的状态，以作为判别中断处理等的依据，故这种做法主要是必须等到待处理数据完整写出后，中央处理器120才能检查外设的状态，通过中央处理器读取延迟(CPU read delay)来达到控制的目的。但是，此种作法除了有上述写入缓冲器延迟的缺点外，还由于一般中央处理器的读取周期不会有多任务管线(pipeline)功能，故更加严重影响系统的效能。在PCI总线2.2的规格中提供一种可选择(option)的中断方式叫做信息信号式中断(Message Signaled Interrupt简称MSI)。所谓的信息信号式中断就是外设经过写入系统指定信息(system specifed message)到系统指定地址(system specified address)，也就是以PCI总线中的一个双字符组(double word)来作为内存写入交易的系统指定地址，并将系统指定信息写入此系统指定地址，来达成产生中断请求的目的，这些系统指定的信息及地址，当PCI总线系统在装置组态(during deviceconfiguration)时，所初始化(initialize)指定的。但是，目前所见的支持信息信号式中断的系统，对于系统指定地址都使用同一个地址，降低了系统在同一个中断服务程序中，处理外设的多数个不同信息的弹性，而所剩余的弹性仅在利用16位的系统指定信息来代表名种可能造成中断的原因。而且，目前所见的系统，并未解决上述写入缓冲器延迟的问题，还可能造成一些其它状况，例如由于写入缓冲器延迟太长导致系统指定地址中新的系统指定信息覆盖旧的系统指定信息。本技术提供一种信息信号式中断控制器，可应用于计算机系统，此计算机系统至少包括控制芯片组、PCI总线以及系统内存，此控制芯片组耦接至PCI总线以及系统内存，而此控制芯片组包括有动态随机存取存储器控制器、主机接口以及中断控制器，这个信息信号式中断控制器包括信息信号式中断侦测器，耦接至PCI总线以及动态随机存取存储器控制器，用以监视PCI总线上的内存写入交易，当内存写入交易的地址落于保留中断地址范围时，将系统指定信息经动态随机存取存储器控制器写入系统内存后，再送出信息信号式中断确认信号；信息信号式中断计算器，耦接至信息信号式中断侦测器以及主机接口，用以接收并计数上述信息信号式中断确认信号，以形成中断计数值，并依据主机接口将中断计数值成为已发送中断计数值，并送出已发送中断计数值；以及信息信号式中断产生器，耦接至信息信号式中断计算器、以及中断控制器，用以依据上述中断计数值，产生信息信号式中断请求信号至中断控制器，使中断控制器产生中断请求信号。很重要的一点，本实用本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种信息信号式中断控制器，可应用于一系统，该系统包括一芯片组、一PCI总线以及一系统内存，该芯片组耦接至该PCI总线以及该系统内存，该芯片组包括一动态随机存取存储器控制器、一主机接口以及一中断控制器，其特征在于该信息信号式中断控制器包括一信息信号式中断侦测器，耦接至该PCI总线以及该动态随机存取存储器控制器，用以监视该PCI总线上的一内存写入交易，当该内存写入交易的地址位于一保留中断地址范围时，将一系统指定信息经该动态随机存取存储器控制器写入该系统内存，再送出一信息信号式中断确认信号；一信息信号式中断计算器，耦接至该信息信号式中断侦测器以及该主机接口，用以接收并计数该信息信号式中断确认信号形成一中断计算值，并依据该主机接口将该中断计数值成为一已发送中断计数值，并送出已发送中断计数值；一信息信号式中断产生器，耦接至该信息信号式中断计算器、以及该中断控制器，用以依据该中断计数值，产生一信息信号式中断请求信号至该中断控制器，使该中断控制器产生一中断请求信号；其中该保留中断地址范围位于该系统内存的地址范围内。2.如权利要求1所述的信息信号式中断控制器，其特征在于其中该芯片组还耦接至一中央处理器，而该信息信号式中断产生器还耦接至该主机接口，当该中央处理器处理过该系统指定信息后，该中央处理器通过该主机接口，送出一中断服务结束信号至该信息信号式中断产生器以及一已读取中断计数值至该信息信号式中断计算器。3.如权利要求1所述的信息信号式中断控制器，其特征在于其中该芯片组还耦接至一中央处理器，该中央处理器通过该主机接口，来取得已发送中断计数值。4.如权利要求1所述的信息信号式中断控制器，其特征在于其中该信息信号式中断侦测器依据该内存写入交易的一中断信息，产生一实际写入地址，再通过该动态随机存取存储器控制器，将该内存写入交易的该系统指定信息写入该系统内存的该实际写入地址中。5.如权利要求1所述的信息信号式中断控制器，其特征在于其中该内存写入交易的该中断信息为一双字符组的一系统指定地址以及该系统指定信息。6.一种支持信息信号式中断的芯片组，该芯片组耦接至一PCI总线、一中央处理器以及一系统内存，其特征在于该芯片组包括一动态随机存取存储器控制器，耦接至该系统内存用以控制并存取该系统内存；一主机接口，耦接至该中央处理器，用以作为该芯片组与该中央处理器间的控制接口；一中断控制器，耦接至该主机接口，用以产生一中断请求信号至该中央处理器，使该中央处理器激活一中断服务程序；一信息信号式中断控制器，耦接至该PCI总线、...

【专利技术属性】
技术研发人员：赖瑾，彭盛昌，顾梦澄，蔡兆爵，陈珉宏，周辉麟，
申请(专利权)人：威盛电子股份有限公司，
类型：实用新型
国别省市：