支持多种中央处理器的芯片组制造技术

一种支持多种中央处理器的芯片组，该芯片组包括： 一第一系统逻辑电路，其适用于该芯片组连接至一第一类中央处理器时； 一第二系统逻辑电路，其适用于该芯片组连接至一第二类中央处理器时；其特征是，该芯片组还包括： 一双重定义信号脚位，用于作为信号传输的脚位； 一独立时钟脚位，耦接至该第二系统逻辑电路，用于作为一时钟信号的接脚，该独立时钟脚位并不定义作为其它信号的接脚；以及 一多任务切换电路，耦接至该第一系统逻辑电路、该第二系统逻辑电路以及该双重定义信号脚位，用于将该第一系统逻辑电路的一第一信号与该第二系统逻辑电路的一第二信号二者择一连接至该双重定义信号脚位。（*该技术在2011年保护过期，可自由使用*）

【技术实现步骤摘要】
支持多种中央处理器的芯片组
本技术是有关于一种计算机主板中的控制芯片组，且特别是关于一种支持多种中央处理器(Central Processing Unit简称CPU，又称为中央处理单元)的芯片组。
技术介绍
目前在个人计算机快速的发展下，各种不同品牌的中央处理器不断推出，能支持不同种类或品牌的中央处理器的计算机主板就应运而生，又由于中央处理器的速度不断提高，信号传输品质及稳定影响非常重大，好的传输品质能增加系统效能，也能提高系统稳定性。因此，研发出具备有优良信号传输品质及稳定性，且又能支持不同种类中央处理器的芯片组，就变为一重要课题。图1A及图1B为可搭配第一类中央处理器与第二类中央处理器的芯片组的计算机系统方框示意图，请同时参照图1A及图1B。此计算机系统中的芯片组110(一般为北桥控制芯片，简称N/B)可连接至第一类中央处理器120或是芯片组110可连接至第二类中央处理器130，上述两类中央处理器例如Intel PIII处理器与AMD K7处理器。因为Intel PIII处理器只需要一时钟(clock)信号，来与N/B进行数据交换传输，而AMD K7处理器却需要一输入时钟(input clock)信号与一输出时钟(output clock)，来与N/B进行数据交换传输，此输出时钟信号功能类似于选通(strobe)信号。故一般使用与Intel PIII处理器搭配的N/B，并不需要多余的clock信号接脚，但是一般使用与AMD K7-->处理器搭配的N/B，便需要十几根clock信号接脚。因此，一般在设计可搭配Intel PIII处理器与AMD K7处理器的N/B时，为了节省输出入(I/O)接脚数目，便将时钟信号线(clock signal line)与其它信号线(如地址A/D line)作多任务(multiplexing)处理，使其共享一个接脚。图2为普通的支持多种中央处理器的芯片组示意图，请参考图2。普通的芯片组210为北桥芯片，其包括：第一系统逻辑电路220、第二系统逻辑电路230、第一切换电路240、第二切换电路250、第一双重定义脚位241、以及第二双重定义脚位251等。其中，第一系统逻辑电路220适用于此芯片组210连接至Intel PIII处理器时，而第二系统逻辑电路230适用于此芯片组210连接至AMD K7处理器时。当芯片组210搭配Intel PIII处理器时，普通的芯片组210利用第一切换电路240与第二切换电路250，来控制切换第一双重定义信号脚位241与第二双重定义信号脚位251上的信号是要连接至第一系统逻辑电路220；同理，当芯片组210搭配AMD K7处理器时，使第一双重定义信号脚位241与第二双重定义信号脚位251上的信号是要连接至第二系统逻辑电路230，请注意此时之第二双重定义信号脚位251经第二切换电路250，连接至第二系统逻辑电路230的时钟信号CLK。图3为由传输门电路所组成的切换电路，请参照图3，此第二切换电路250包括：第一传输门电路310与第二传输门电路320。其中第一传输门电路310的第一端连接至地址信号线(Ha4 line)，第二传输门电路320的第一端连接至与时钟信号线(CLK line)，第一传输门电路310与第二传输门电路320两者的第二端接在一起输出。因此当控制端CTLA高电位时，选择连接至Ha4 line，而当控制端CTLA低电位时，选择连接至CLK line。上述的电路却有其缺点，因为同属性的信号线，可以共享一个接-->脚，再利用上述切换电路分别控制信号接脚上所传输的信号是用于Intel PIII处理器或是AMD K7处理器。然而，若是将不同属性的信号线(如在第二切换电路250中Ha4 line与CLK line)做多任务处理，使其共享同一根脚位时，也即共享第二双重定义信号脚位251时，在信号传输过程中便会产生不想要的串音干扰(crosstalk interference)，使得信号传输的品质变差，若是以传输门电路(transmission gate)做为北桥芯片的切换电路，由于其并非为理想的切换装置，在高频的应用上，若是使用非线性的电路组件(如传输门电路transmission gate或TTL)来切换信号的传送路径，会因为电容电感效应，在电容的接地端产生接地反弹噪声(ground bounce noise)的问题，如此会严重降低信号的品质。总而言之，如采用普通的设计，将其应用在支持多种中央处理器的芯片组上，因时钟信号及选通信号等为非常高频的信号，如果这些信号和其它信号是以多任务切换电路的技术合并使用同一接脚，会导致因线距太近而有串音干扰情况发生，更甚者，如多任务切换电路使用传输门电路，又会产生接地反弹噪声，使得信号传输的品质大受影响。
技术实现思路
有鉴于此，本技术提供一种支持多种中央处理器的芯片组，可以避免时钟信号等高频信号干扰其它信号，使信号传输品质提高。本技术所提供的一种支持多种中央处理器的芯片组包括：适用于此芯片组连接至第一类中央处理器的第一系统逻辑电路、适用于此芯片组连接至第二类中央处理器的第二系统逻辑电路、双重定义信号脚位、独立时钟脚位、以及多任务切换电路。其中，独立时钟脚位耦接至此第二系统逻辑电路，用于作为时钟信号的接脚，此独立时钟-->脚位并不定义作为其它信号的接脚。而多任务切换电路耦接至第一系统逻辑电路、第二系统逻辑电路以及双重定义信号脚位，用于将此第一系统逻辑电路之第一信号或此第二系统逻辑电路之第二信号连接至此双重定义信号脚位，其中连接此独立时钟脚位与此第二系统逻辑电路的时钟信号走线短于其它信号脚位所用的其它信号走线，且此时钟信号走线与其它信号走线之间隔大于其它信号走线之间的间隔。本技术提供的一种支持多种中央处理器的芯片组，将时钟信号等高频信号独立出来，独自使用一根接脚而不与其它信号线做多任务处理，可以避免时钟信号等干扰其它信号，使信号传输品质提高，同时为了确保时钟信号能够地与其它信号隔绝开来，将连接此独立时钟脚位与此第一系统逻辑电路的一时钟信号走线短于其它信号脚位所用的其它信号走线，且此时钟信号走线与其它信号走线之间隔大于其它信号走线之间的间隔，可避免信号过度衰减及减少芯片组内部电路的复杂度，使得芯片组的走线容易处理。本技术的芯片组，由于将时钟信号等高频信号独立隔绝，使用专用接脚而不与其它信号线做多任务处理，故至少具有如下的优点：1.使信号传输时的串音干扰降低；2.减少芯片组内部电路的复杂度；3.使得芯片组的走线容易处理。附图说明图1A及图1B是可搭配第一类中央处理器与第二类中央处理器的芯片组的计算机系统方框示意图；图2是普通的支持多种中央处理器的芯片组示意图；图3是由传输门电路所组成的切换电路；-->图4是本技术的一较佳实施例的支持多种中央处理器的芯片组示意图。110：本技术的芯片组120：第一类中央处理器130：第二类中央处理器210：芯片组220：第一系统逻辑电路230：第二系统逻辑电路240：第一切换电路241：第一双重定义脚位251：第二双重定义脚位250：第二切换电路310：第一传输门电路320：第二传输门电路410：本技术的芯片组420：第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1、一种支持多种中央处理器的芯片组，该芯片组包括：一第一系统逻辑电路，其适用于该芯片组连接至一第一类中央处理器时；一第二系统逻辑电路，其适用于该芯片组连接至一第二类中央处理器时；其特征是，该芯片组还包括：一双重定义信号脚位，用于作为信号传输的脚位；一独立时钟脚位，耦接至该第二系统逻辑电路，用于作为一时钟信号的接脚，该独立时钟脚位并不定义作为其它信号的接脚；以及一多任务切换电路，耦接至该第一系统逻辑电路、该第二系统逻辑电路以及该双重定义信号脚位，用于将该第一系统逻辑电路的一第一信号与该第二系统逻辑电路的一第二信号二者择一连接至该双重定义信号脚位。2、如权利要求1所述的支持多种中央处理器的芯片组，其特征是，该第一类中央处理器包括：...

【专利技术属性】
技术研发人员：张乃舜，陈淑惠，陈再生，
申请(专利权)人：威盛电子股份有限公司，
类型：实用新型
国别省市：