输出串行数据的视频RAM和方法技术

一种视频ＲＡＭ具有数据寄存器，数据寄存器根据输入的串行地址，与串行时钟同步输出串行数据，视频ＲＡＭ包括：第一数据Ｉ／Ｏ线，用来与偶串行地址同步传输数据，然后从数据寄存器输出，第二数据Ｉ／Ｏ线，用来与奇串行地址同步传输数据，然后从数据寄存器输出。视频ＲＡＭ具有独立的分别用于偶地址和奇地址的串行数据输出路径，因此在串行时钟的每个周期都能输出串行数据，缩短了视频ＲＡＭ的操作周期，并能以高速向ＣＲＴ传输数据。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及作为双口存储器的视频RAM，更具体地说涉及适用于高速系统时钟的视频RAM及其串行数据输出的方法。随着象笔记本计算机那样的便携式计算机的增加，现在视频RAM被非常广泛地用于计算机中。视频RAM是双口存储器，它可以通过将能够以高速传输数据的数据寄存器的功能加到普通的动态RAM上，来加以非同步的应用。在题为“带有串行和随机存取阵列的半导体集成电路存储器件”的美国专利申请4,498,155(1985年2月5日提交)中公开了视频RAM及其运行方法。这种视频RAM设计成能够将动态RAM口连接至CPU，并将高速SAM口连接至外部系统，如CRT或摄像机，因此它具有极好的系统适应性，并具有广泛的应用。为了使其功能多样化并存储更多的信息，正在开发高集成度的视频RAM。在高性能的图形系统中，需要每个部件都根据一个高频率运行，以便有效地实现计算机和用户之间的图形界面。因此，视频RAM中的内部电路也应根据系统施加的高速系统时钟运行。这取决于经视频RAM中的数据I/O线传输的数据是否能够对系统时钟作出响应。附图说明图1简要地表示在常规的视频RAM中与数据I/O线有关的部分。图2是根据图1结构的操作时序图。在图1中，在数据寄存器2和串行数据I/O线SIO之间形成了用来传输数据的串行列门电路4。串行列门电路4具有由串行列选择线SCSLi共同控制的四个串行列门电路，以及由串行列选择线SCSLj共同控制的四个串行列门电路。串行数据I/O线SIO由四根线组成，这四根线根据允许串行列选择信号的一个信号接收从四个串行列门电路传输过来的数据。串行数据I/O线SIO上的数据通过多路开关选择器6进行多路选择，并通过检测放大器8放大。检测放大器的输出施加到由控制信号PSOT控制的锁存单元10，锁存单元10的输出施加到由控制信号SOT控制的锁存输出单元12，然后将数据输出至外部。现在参照图2的时序图描述工作特性。在串行时钟SC的下降沿产生串行地址。根据串行地址允许启动相应的串行列选择线。借助于启动的串行列选择线，数据寄存器2中存储的数据被输出至串行数据I/O线SIO，于是检测放大器8输出经放大的信号SDO。参照图2，通过控制信号PSOT在第(n＋1)个串行时钟SC的下降沿锁存在第n个串行时钟SC的下降沿产生的信号SDO，然后在第(n＋2)个串行时钟SC的上升沿将信号SDO作为有效数据输出至芯片的外部。具有如图1所示的数据I/O线的结构被设计用来经单根数据I/O线从存储器单元读出数据。其结果引起了如下所述那样的时间消耗。需要充分的时间来检测经数据I/O线的数据，这取决于从启动串行列选择线SCSL算起使用串行数据I/O线所需的最短时间。此外，为了准备下一读周期，需要对数据I/O线预充电和进行均衡，这也要时间。在这种情况下，预充电时间取决于均衡经放大的数据I/O线所需的时间。另外，需要锁存有效数据的时间，这取决于产生由控制信号PSOT锁存的信号SDO所需的时间。设计时考虑到上述时间消耗，因此各个串行时钟之间的时间间隔和操作周期都延长了。时间消耗影响了整个芯片的操作周期，于是与串行时钟相比，周期相对延长了。这引起了另一问题，即从数据寄存器到外部显示设备高速传输数据是非常困难的。因此，本专利技术的一个目的是提供一种视频RAM，它能够以高速从数据寄存器向外部显示设备传输数据。本专利技术的第二个目的是提供一种视频RAM，它能够最大限度地缩短由串行时钟决定的操作周期。本专利技术的第三个目的是提供一种视频RAM，它能够缩短每个串行时钟的周期。本专利技术的第四个目的是提供一种视频RAM，它能够在对与下一个数据有关的串行数据I/O线进行预充电的同时，最大限度地缩短输出存储在数据寄存器中的数据的操作周期。本专利技术的第五个目的是提供一种视频RAM的串行数据输出方法，在对与下一个数据有关的串行数据I/O线进行预充电的同时，输出存储在数据寄存器中的数据。为了达到以上这些目的，本专利技术提供的视频RAM缩短了操作周期，适用于高速串行时钟。根据本专利技术的视频RAM包括两组单独的串行数据I/O线，它们由不同的地址选择。根据本专利技术，视频RAM具有数据寄存器，数据寄存器根据输入的串行地址，与时钟同步输出串行数据，所述视频RAM包括第一数据I/O线，用来与偶串行地址同步传输数据，然后从数据寄存器输出，以及第二数据I/O线，用来与奇串行地址同步传输数据，然后从数据寄存器输出。此外，根据本专利技术提供了视频RAM的串行数据输出方法，视频RAM具有数据寄存器，数据寄存器根据输入的串行地址，与串行时钟同步输出串行数据，所述方法包括第一传输步骤，与偶串行地址同步传输数据，然后从数据寄存器向第一数据I/O线输出数据；第二传输步骤，与奇串行地址同步传输数据，然后从数据寄存器向第二数据I/O线输出数据；第三同步步骤，使第一步骤传输的数据与偶串行地址同步，然后锁存该数据；第四同步步骤，使第二步骤传输的数据与奇串行地址同步，然后锁存该数据；以及第五同步步骤，使已经通过第三和第四步骤锁存的串行数据与串行时钟同步，然后向外部输出同步串行数据。本专利技术的视频RAM的特征在于将两个连续的串行地址数据经两组独立的数据I/O线路径传输至数据寄存器输出级。以下参照附图详细描述本专利技术的最佳实施例，附图中图1是表示常规的视频RAM的串行数据输出路径的示意图；图2是图1的时序图；图3是表示本专利技术的视频RAM的串行数据输出路径的示意图；以及图4是图3的时序图。图3是表示本专利技术的视频RAM的串行数据输出路径的示意图。图3的结构包括数据寄存器2；具有8根线的串行数据I/O线SIO，用来传输从数据寄存器2读出的数据；形成在串行数据I/O线SIO和数据寄存器2之间并由奇地址选择的串行列选择线SCSL(奇)开关控制的四个列门电路4A，用来将数据从数据寄存器2传送至由奇地址选择的四根串行数据I/O线；形成在串行数据I/O线SIO和数据寄存器2之间并由偶地址选择的串行列选择线SCSL(偶)开关控制的四个列门电路4B，用来将数据从数据寄存器2传送至由偶地址选择的四根串行数据I/O线；多路开关选择器14和16，用来根据CA8的逻辑状态(“低/高”)多路选择八根串行数据I/O线；I/O线检测放大器S/A18，用来放大多路开关选择器14的输出信号，多路开关选择器14与由偶地址选择的四根串行数据I/O线相连；I/O线检测放大器S/A20，用来放大多路开关选择器16的输出信号，多路开关选择器16与由奇地址选择的四根串行数据I/O线相连；锁存单元(偶)22，用来在信号PSOT(偶)的控制下锁存I/O线检测放大器S′/A18的输出信号SDO(偶)；锁存单元(奇)24，用来在信号PSOT(奇)的控制下锁存I/O线检测放大器S/A20的输出信号SDO(奇)；以及锁存输出单元26，用来根据控制信号SOT锁存锁存单元(偶)22和锁存单元(奇)24的各个输出信号，并将它们输出至外部。如图3所示，串行数据I/O线SIO包括八根线，其中四根由地址8选择，另外四根由地址8选择。由地址8选择的四根串行数据I/O线中的两根和另外由地址8选择的四根串行数据I/O线中的两根加到多路开关选择器偶14上，而其余的四根串行数据I/O线SIO加到多路开关选择器奇16上。在图3中本文档来自技高网...

【技术保护点】
具有数据寄存器的视频ＲＡＭ，数据寄存器用来根据输入的串行地址，与串行时钟同步输出串行数据，所述视频ＲＡＭ包括： 第一数据Ｉ／Ｏ线，用来与偶串行地址同步传输数据，然后从数据寄存器输出； 第一列门电路，用来使存储在所述数据寄存器中的数据与所述偶串行地址同步，然后向所述第一数据Ｉ／Ｏ线传输所述数据； 第二数据Ｉ／Ｏ线，用来与奇串行地址同步传输数据，然后从数据寄存器输出； 第二列门电路，用来使存储在所述数据寄存器中的数据与所述奇串行地址同步，然后向所述第二数据Ｉ／Ｏ线传输所述数据；以及 多路开关选择器，用来根据输入的列地址对所述第一和第二数据Ｉ／Ｏ线上的所述数据进行多路选择，然后向Ｉ／Ｏ检测放大器传输所述经多路选择的数据， 从而当接收到所述串行地址时，有选择地存取所述第一和第二数据Ｉ／Ｏ上的所述数据。

【技术特征摘要】
KR 1994-3-31 6760/941.具有数据寄存器的视频RAM，数据寄存器用来根据输入的串行地址，与串行时钟同步输出串行数据，所述视频RAM包括第一数据I/O线，用来与偶串行地址同步传输数据，然后从数据寄存器输出；第一列门电路，用来使存储在所述数据寄存器中的数据与所述偶串行地址同步，然后向所述第一数据I/O线传输所述数据；第二数据I/O线，用来与奇串行地址同步传输数据，然后从数据寄存器输出；第二列门电路，用来使存储在所述数据寄存器中的数据与所述奇串行地址同步，然后向所述第二数据I/O线传输所述数据；以及多路开关选择器，用来根据输入的列地址对所述第一和第二数据I/O线上的所述数据进行多路选择，然后向I/O检测放大器传输所述经多路选择的数据，从而当接收到所述串行地址时，有选择地存取所述第一和第二数据I/O线上的所述数据。2.具有数据寄存器的视频RAM，数据寄存器用来根据输入的串行地址，与串行时钟同步输出串行数据，所述视频RAM包括包括第一和第二串行数据I/O线的串行数据I/O线；第一列门电路，用来通过根据输入的奇串行地址允许启动的一个串行列选择线信号，将所述数据寄存器输出的数据传送至所述第一串行数据I/O线；第二列门电路，用来通过根据输入的偶串行地址允许启动的一个串行列选择线信号，将所述数据寄存器输出的数据传送至所述第二串行数据I...

【专利技术属性】
技术研发人员：SO郑，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]