并行输入/输出自测试电路和方法技术

一种并行数据传输测试系统可以包括具有输入选择器电路（１０４－０至１０４－Ｎ）的接收器部分（１００），该输入选择器电路将接收的测试数据提供至逻辑调整电路（１０６－０至１０６－Ｎ），该逻辑调整电路“逻辑校正”多个输入测试值以除去故意引入的相互之间的逻辑差异（例如，翻转）。结果组合电路（１０８）可以逻辑组合输出数据值并提供结果序列至模式序列测试电路（１１０）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术 一般涉及并行数据传输系统，且更具体而言涉及用于并行 数据传输系统的测试电路。
技术介绍
为了减小电子器件的总测试成本，许多系统和/或集成电路使用内建自测试(BIST)电路来制作。这种电路视为是内建的，这是因 为这种电路形成为系统本身的一部分，或者包含在集成电路的基板内。 BIST电路可以产生和/或评估施加/接收至该集成电路或系统的 一部分 上的测试信号。BIST可以减小测试时间，这是因为板上BIST电路通 常比独立测试器更快地施加或评估测试信号。尽管BIST电路可以测试集成电路器件的各种特征，但可受益于 BIST电路的 一 个特征为用于在系统的器件或部分之间传输信号的接口 电路。 一种特殊类型的接口为源同步并行接口。源同步并行接口可以 并行地传输数据，且这些信号的时序可以是基于该并行数据的传输源。期望的是，为集成电路的输入和/或输出路径提供自测试能力。这 种测试能力可以帮助判定数据传输路径是否正将错误弓1入数据信号。 为了更好理解本专利技术的各个方面，现在将描述源同步并行接口的BIST 方法。并行1/0 BIST布置示于图5，并用普通参考字符500表示。测 试系统500可包括发送器部分502和接收器部分504。发送器部分502可包括从器件的其他部分(例如，非测试部分)提供的功能数据输入 线506,以及产生测试数据值的BIST发送器508。多路复用器510可以选择性地在正常(例如，非测试)工作模式下输出功能数据 (func—data至func—data[N])或者在测试工作才莫式下输出BIST测试 数据(test—data至test_data[N])。数据可以通过并行链路接口 512 从发送器部分502传输到接收器部分504。接收器部分504可包括可以处理从发送器部分502接收的功能(非 测试)数据的功能逻辑514,以及可以处理测试数据的BIST接收器516, 由此测试数据是否正在通过该接口正确地传输。期望的是，BIST发送器508和BIST接收器516能够检测包括固 定型故障(stuck-at fault)和耦合故障的普通并行接口类型错误。并行 链路接口 512中的固定型故障会导致'T，或0的固定输出模式。 一条线上的数据值对另 一条线上的数据值产生负面影响，这会引起耦 合故障。例如，通过传输伪随机比特序列(PRBS)可以测试耦合故障。图6示出与图5中部件508相似的常规BIST发送器60S以及与图 5中部件516相似的常规BIST接收器616。常规BIST发送器部分608可包括固定比特值源650、 PRBS发生 器652、以及选择多路复用器(选择MUX) (M4-0至654-N)。固定比 特值源650可提供固定二进制值至选择MUX( 654-0至654-N )。 PRBS 发生器652可以以翻转和非翻转形式产生比特值的伪随机序列，并将 这些值提供至选择MUX ( 654-0至654-N )。每个选择MUX ( 654-0至 654-N )可以根据相应模式选择信号(pattern—select_0至RES[N)，当接收的数据值不匹配预期 数据值时该结果信号转变为逻辑高。结果信号在模式结果电路657中 被逻辑组合(ORed )。因此，如果PRBS检查器(656-0至656-N )判 定任意位具有错误，则模式结果电路657将输出高结果PRBS_RES。来自固定0测试电路658、固定1测试电路660和模式结果电路 657的结果可以在合格/不合格结果电路662中被逻辑ORed,以提供整 体测试结果合格/不合格状态。几乎总是期望降低集成电路的整体尺寸，因为尺寸减小可以转化 为成本降低。因此，期望以某种方式提供一种用于并行接口的BIST布 置，其提供了比诸如图6的常规布置更紧凑的电路。
技术实现思路
本专利技术可包括一种并行数据传输测试电路，包括接收器部分，该 接收器部分包含多个输入逻辑调整电路、逻辑电路和比特模式序列测 试电路。每个输入逻辑调整电路可以被耦合以从相应的并行数据传输 线接收测试数据值序列，且可以根据第一选择值选择性地翻转每个所 接收的测试数据值以产生逻辑校正(logically aligned )数据值。该逻辑 电路可以逻辑组合该逻辑校正数据值以输出相加测试数据值序列。比 特模式序列测试电路可以判定该相加测试数据值序列是否对应于预期 测试数据值序列。本专利技术还可包括一种并行数据传输系统的测试方法。该方法可包 括接收并行传输线上的序列并行测试数据。至少一条传输线可以接收 测试数据序列，且至少另一条传输线可以接收该测试数据序列的翻转。 该方法可进一步包括通过将该至少另 一条传输线上接收到的数据值翻 转来逻辑校正并行测试数据，所述至少另 一条传输线接收该测试数据序 列的翻转；以及逻辑组合该逻辑校正并行测试数据以产生组合数据值序 列。附图说明图1为本专利技术第一实施例的示意性方框图。 图2为本专利技术第二实施例的示意性方框图。 图3为本专利技术第三实施例的示意性方框图。 图4为本专利技术另 一 实施例的方法的流程图。图5为具有内建自测试(BIST )能力的并行接口的示意性方框图。 图6为用于并行接口的常规BIST布置的示意性方框图。具体实施方式图1示出根据本专利技术第一实施例的并行数据传输测试电路。测试电路可包括接收器部分100，该接收器部分100接收在并行传输线102 上传输的测试数据(tes^data)提供模式结果值PAT—RES。根据第一实施例的接收器部分100可包括与每个并行传输线102 相对应的输入选择器电路104-0至104-N和相位校正器电路(phase aligner circuit) 106-0至106-N。接收器部分100还可包兮舌结杲组合电 路108和模式序列测试电路110。每个输入选择器电路(140-0至104-N ) 可以根据相应输入选择器值SELO至SELN而在一个或多个选择器输出 上提供接收测试数据值。在所示示例中，每个输入选择器电路(104-0 至104-N)可包括逻辑变更输出(112-0至112-N)以及其他测试输出 (114-0至114-N)。逻辑变更输出可以提供预期互不相同(例如，翻转) 的测试数据值。其他测试输出可提供用于不同测试类型的测试数据。逻辑调整电路(106-0至106-N)可以选择性地变更输入数据值， 以响应于相位校正控制信号PSELO至PSELN来逻辑校正多个输 入测试值。也就是说，接收的并行测试数据值相互之间可具有预期的、 故意引入的逻辑差异(例如，翻转)。逻辑调整电路(106-0至106-N) 可以除去这些相位差异，以提供一致的输出数据值test—out[O]至 test—out[N],假设这些数据值在传输时没有引入任何错误。在优选实施 例中，校正控制信号PSELO至PSELN可以是输入选择器值SELO至 SELN的子集。结果组合电路108可以逻辑组合来自逻辑调整电路(106-0至 106-N)的输出数据值。该组合RES—OUT的结果可以应用于模式序列 测试电路110。模式序列测试电路110可以比较来自结果组合电路108 的接收的数据值模式，并判定这些值是否匹配预期的数据值模式。优选地，接收器部分100可以是合并在接收器件内的内建自测试 (BIST)电路。作为本文档来自技高网...

【技术保护点】
一种并行数据传输测试电路，包括：接收器部分，包含：多个输入逻辑调整电路，每个输入逻辑调整电路耦合成从相应的并行数据传输线接收测试数据值序列，每个逻辑调整电路根据第一选择值选择性地翻转每个所接收的测试数据值，以产生逻辑校正数据 值；逻辑电路，逻辑组合逻辑校正数据值以输出相加测试数据值序列；以及比特模式序列测试电路，判定该相加测试数据值序列是否对应于预期测试数据值序列。

【技术特征摘要】
【国外来华专利技术】US 2005-5-5 60/678,3001.一种并行数据传输测试电路，包括接收器部分，包含多个输入逻辑调整电路，每个输入逻辑调整电路耦合成从相应的并行数据传输线接收测试数据值序列，每个逻辑调整电路根据第一选择值选择性地翻转每个所接收的测试数据值，以产生逻辑校正数据值；逻辑电路，逻辑组合逻辑校正数据值以输出相加测试数据值序列；以及比特模式序列测试电路，判定该相加测试数据值序列是否对应于预期测试数据值序列。2. 如权利要求l所述的并行数据传输测试电路，还包括 输入选择器电路，基于测试模式选择值将在相应并行数据传输线上接收的传输测试数据值输出到相应的逻辑调整电路。3. 如权利要求2所述的并行数据传输测试电路，其中 每个输入选择器电路包括多路分解器(de-MUX)，该多路分解器具有耦合至相应的并行数据传输线的输入；第一输出，提供响应于测试模 式发生器而产生的数据值；以及第二输出，提供响应于由该测试模式发 生器产生的数据值的翻转而产生的数据值。4. 如权利要求3所述的并行数据传输测试电路，其中 每个逻辑调整电路包括多路复用器(MUX),该多路复用器具有耦合至相应输入选择器de-MUX的第一输出的第一输入，以及耦合至相应输 入选择器de-MUX的第二输出的第二输入。5. 如权利要求3所述的并行数据传输测试电路，还包括 每个输入选择器电路de-MUX还包括第三输出，所述第三输出提供响应于第一固定值发生器而产生的数据值；以及第一固定值检查电路，指示何时从该de-MUX的第三输出接收的任 一测试值不是第一逻辑值。6. 如权利要求5所述的并行数据传输测试电路，还包括 每个输入选择器电路de-MUX还包括第四输出，所述第四输出提供响应于第二固定值发生器而产生的数据值；以及第二固定值检查电路，指示何时从该de-MUX的第四输出接收的任 一测试值不是第二逻辑值。7. 如权利要求6所述的并行数据传输测试电路，还包括 合格/不合格结果电路，逻辑组合来自该比特模式序列测试电路、第一固定值检查电路和第二固定值检查电路的测试结果输出。8. 如权利要求l所述的并行数据传输测试电路，其中 该逻辑电路包括至少一个输入耦合至每个输入逻辑调整电路的多输入逻辑电路，该多输入逻辑电路选自OR逻辑电路和NOR逻辑电路。9. 如权利要求l所述的并行数据传输测试电路，其中 该比特模式序列测试电路包括伪随机比特序列检查电路。1...

【专利技术属性】
技术研发人员：GP克里什南，E瓦德拉马尼，TS蒙代，
申请(专利权)人：赛普雷斯半导体公司，
类型：发明
国别省市：US[美国]